完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我需要在XC7K325T FPGA中充分利用GTX资源。 结果,我必须以这种方式使用一个四边形, 它的两个频道应该服务于10Gb / s链路和另外两个--1Gb / s链路。 这意味着,两个通道必须使用QPLL,接下来两个CPLL。 GTX收发器向导不支持这样的配置,但从文档看来,它应该是可能的(我可以为每个通道独立设置RXSYSCLKSEL [0] / TXSYSCLKSEL [0])。 我应该注意这种配置中是否有任何陷阱? 在硬件中验证了anybode,这样的配置有效吗? 先谢谢你, 最好的祝福, WOJTEK |
|
相关推荐
8个回答
|
|
|
|
|
|
|
|
|
|
大多数情况下我同意Wojtek,但没有必要使用QPLL生成1G内核。
只需使用每个GT收发器具有的CPLL生成1G内核,它就可以在同一个四核中使用两个10G和两个1G收发器。 问候, 丹尼尔 |
|
|
|
|
|
|
|
您可以节省电源和重置/监控逻辑
|
|
|
|
非常感谢!
|
|
|
|
|
|
|
|
如果他需要10.3125 GHz和1.25 GHz你是对的,他将需要使用10.3125G的QPLL和1.25G的两个CPLL。
另一方面,如果他可以使用10G(没有66/64编码),可以使用相同的QPLL: QPLL_REFCLK_DIV(M)= 1 QPLL_FBDIV(N)= 64 对于10G GTX CHANNEL: RXOUT_DIV / TXOUT_DIV(D)= 1 对于1.25G GTX CHANNEL: RXOUT_DIV / TXOUT_DIV(D)= 8 |
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1143浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 14:56 , Processed in 1.441561 second(s), Total 93, Slave 75 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号