完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
您可以从以下链接下载：http：//www.xilinx.com/support/packagefiles/artix-7-pkgs.htm 谢谢 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
|
|
|
|
|
也可以使用命令行中的Partgen实用程序生成包（.pkg）文件。
如何使用Partgen的示例如下：partgen -v xc6vlx240tff1156此命令在您调用Partgen的任何文件夹中为FF1156程序包中的XC6VLX240T设备生成详细版本的.pkg文件。 以同样的方式输入您的Artix设备和包装部分，而不是xc6vlx240tff1156，并尝试获取包含所需信息的包文件 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
|
|
|
|
|
|
|
|
|
|
|
目前，我们没有CPG236和csg325软件包的封装图纸。
它们可能会在UG475的下一个版本中提供。 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 |
|
|
|
|
|
您可以从VIVADO获取导出的.pkg文件。
创建虚拟设计并在IO计划模式下打开设计。 请参阅下面的快照，了解如何将IO引脚详细信息导出到.csv文件 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2360 浏览 7 评论
2779 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2411 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
725浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
521浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
331浏览 1评论
734浏览 0评论
1933浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
699
评论
淘帖
2214
