完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好。
我使用的是Kintex 7 325TFFG900设备。 让我先描述一下我的设计,然后问我的问题。 使用以下库:12,13,14,15,16,17,18,我有3组串行输入,每组都有自己的位时钟和帧时钟。 每组跨越3个银行:第1组使用银行12,13,14。 第2组使用14,15,16银行。 第3组使用银行16,17,18。 每个串行输入都将使用ISERDES。 我已将第1组的位时钟置于第13行的MRCC输入,第15组的第2组,第17组的第3组(知道MRCC可以通过相邻的存储区)。 现在,我将相关的帧时钟与其位时钟放在SRCC输入上。 注意,位时钟和帧时钟是差分的。 从我所做的读数来看,似乎SRCC时钟不能被路由到相邻的存储体,只能在它自己的存储体中使用。 我还需要帧时钟才能到达ISERDES。 我的问题:我可以将SRCC引脚用作普通输入(IBUFDS)并将其指定为CST文件中的时钟,并允许VIVADO工具推断时钟缓冲器并路由到相邻的存储区吗? 还是有另一种方法吗? 谢谢。 |
|
相关推荐
10个回答
|
|
|
|
|
|
SRCC和MRCC不直接路由到ISERDES,但它们确实限制了与时钟缓冲器的连接。
允许的连接记录在表1-1中的7系列时钟资源用户指南UG472中。 如果您的接口时序允许使用BUFG连接而不是BUFMR-> BUFIO连接,那么您可以,如果没有,那么您将需要移动帧时钟。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
|
|
|
我读了那张桌子。
我知道SRCC和MRCC没有直接路由到ISERDES。 我的MRCC输入将使用BUFMR - > BUFIO到达所有三个相邻存储体中的ISERDES。相关的SRCC输入将连接到BUFG - > BUFIO以到达相同三个存储体中的ISERDES。 除了时间,这种连接是否合情合理? |
|
|
|
连接应该只是BUFG。
如果您使用BUFG-> BUFIO,则会出现路由错误,因为无法进行此连接。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
|
|
|
我认为问题是“你的帧时钟是什么”?
许多接口中的帧时钟用于确定串行流中的哪个位是字的第一个(或最后一个)位。 如果是这样,则该“帧时钟”实际上不是时钟,而仅仅是由另一个ISERDES捕获的数据信号。 假设您的接口是同步时钟的,那么 - MRCC引脚转到BUFMR(如你所说) - BUFMR进入三个相邻库中的所有三个BUFIO和BUFR - 你必须完成相互同步三个BUFR分频器的程序 - 这在UG472附录A的“BUFR对准”一节中有描述 - BUFIO驱动所有ISERDES的CLK引脚 - 包括由帧时钟驱动的ISERDES - BUFR驱动所有ISERDES的CLKDIV引脚(也包括帧时钟) 现在你需要一个小状态机来查看正在捕获帧时钟的ISERDES的输出 - 你需要每隔几个时钟脉冲BITSLIP一次,直到帧时钟的上升沿对齐到Q0(或Qn) ISERDES的输出位。 由于“帧时钟”现在位于正确的位置,整个界面将被构图(再次,假设接口是同步的并且同步时钟)。 Avrum |
|
|
|
在我的例子中,帧时钟是比特时钟除以7,它定义了比特流字边界。
这通常是BUFR会做的事情,并且会连接到ISERDES的CLKDIV输入。 并且,是的,我计划创建状态机以获得ISERDES输出的正确单词框架。 我只是想验证帧时钟(当前位于SRCC输入,例如存储体13)能够到达相邻存储体12和14上的ISERDES。接口是同步的并且如此计时。 |
|
|
|
请重新阅读avrum的帖子#15。
帧输入不应用于为ISERD提供时钟,它应仅用作对齐位。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
|
|
|
我想你错过了我的观点。
(参考UG471,7系列FPGA SelectIO资源用户指南)我使用的是ISERDESE2,主/从,14位宽度扩展,串行到并行,DDR,NETWORKINGmode。 我的位时钟是块的DDRCLK输入。 我的帧时钟是用于块的CLKDIV输入。 这两个时钟的时序关系看起来就像ISERDESE2配置的目的。 现在我可以根据需要使用bitslip进行位/字对齐。 我的字宽是14位,是ISERDESE2的最大容量。 我再次知道,MRCC输入上的位时钟可以到达相邻存储体中的所有ISERDESE2。 同样,位于位时钟MRCC旁边的SRCC输入上的帧时钟是否可以到达所有相同的ISERDESE2? 我已经阅读了UG472 7系列FPGA时钟资源用户指南,但不确定SRCC引脚的布线。 谢谢。 |
|
|
|
单区域时钟功能(SRCC)引脚不能为相邻区域中的I / O SERDES提供时钟。
只有多区域时钟功能(MRCC)才能通过BUFMR实现。 SRCC可以通过本地路由进行连接,但是在时间方面不太可能实现。 因此,将字节/帧时钟移至MRCC。 或者,我不知道您的源同步接口必须运行多快,但是BUFG可能能够驱动您的I / O Serdes,因为它可以随处访问。 如果需要移相(时钟校准),请使用MMCM。 |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2385 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2433 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
763浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
377浏览 1评论
1971浏览 0评论
688浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-26 19:17 , Processed in 1.554421 second(s), Total 94, Slave 78 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号