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嗨，专家
我记得以前的FPGA，例如 Virtx5，在配置指南中。 它说用户应该在CCLK中添加一个上拉和下拉电阻，值为100欧姆。 虽然在7系列配置指南中没有这种要求，但只提到“将CCLK视为关键时钟信号以确保良好的信号完整性”。 我需要添加这两个100欧姆电阻吗？ 这个信号的阻抗是50欧姆，对吗？ 谢谢。 克里斯。 
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3个回答
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在电路板上放置终端电阻不会有什么坏处。
如果事实证明没有必要，你总是可以决定不填充它们。 在任何情况下，您都可以假设7系列CCLK输入至少与早期系列的信号完整性问题一样敏感。 我有时使用R-C终端代替你描述的2电阻Thevenin电路。 例如，51欧姆到100 pF接地。 - Gabor 在原帖中查看解决方案 |
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谢谢。
我将添加两个电阻器作为以前的FPGA。我已经用这种方式设计了许多电路板，只是保持不变。 因为我要使用频率为100MHz的EMCCLK，所以我必须小心。 克里斯。 |
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实际上，CCLK的边缘速率决定了终止的需要，而不是频率。
即使在非常低的CCLK频率下，如果边缘很快，也会出现信号完整性问题。 最常见的问题是双时钟，其中CCLK的下降沿具有足够的振铃，从而导致FPGA看到额外的上升沿。 - Gabor |
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