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嗨Zeping，
您使用的是FIFO Generator IP吗？ 如果是，您可以检查是否将Empty Threshold Negative Value的值设置为其最小值。 |
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我无法阅读图表，对不起手机上的小屏幕，
但如果你的fifo有两个时钟， 然后必须在设备中进行手动页岩/交叉时钟同步， 需要几个时钟， 查看您使用的fifo IP数据表中的确切数字， |
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只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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