完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
关于UG086.pdf,在生成DDR2 IP控制器(添加调试功能)之后,我得到了一个example_design文件,并运行create_ise.bat.i得到了一个测试项目。
使用ISE开放测试项目,编译错误: 我的项目有什么问题? 这个项目是由creat_ise.bat批处理文件生成的! 谁能告诉我为什么会这样? |
|
相关推荐
7个回答
|
|
你好@ dushuaihu
您是否在项目目录中看到这些IP的NGC文件? 尝试将translate属性中的-sd开关指向具有NGC文件的位置。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 在原帖中查看解决方案 |
|
|
|
你好@ dushuaihu
试试这个主题的建议:http://forums.xilinx.com/t5/Virtex-Family-FPGAs/NgdBuild-604-logical-block-gen-dbg-enable-u-vio0-with-type-vio/td-p / 703611 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
你好@ dushuaihu
以上帖子有帮助吗? 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
嗨,vemulad
不,我在示例/ par中的所有.xco文件中将“SET flowvendor = ISE”修改为“SET flowvendor = Foundation_ISE”,但错误在上面是相同的。 这个问题是软件漏洞吗? 并且,在UG086.pdf中,我找不到有关修改.xco文件的消息。 |
|
|
|
你好@ dushuaihu
在运行之前,您是否还取消了下面的行increate_ise.bat文件? 你还看到Ngdbuild:604错误吗? ::当参数DEBUG_EN在mig.v / .vhd文件中从0更改为1时,将取消注释coregen命令。:: kernel -b makeproj.bat :: coregen -p。 -b icon4_cg.xco :: coregen -p。 -b vio_async_in96_cg.xco :: coregen -p。 -b vio_async_in192_cg.xco :: coregen -p。 -b vio_sync_out32_cg.xco :: coregen -p。 -b vio_async_in100_cg.xco 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
在example_design par下,我的create_ise.bat文件如下:
调用rem_files.batcoregen -b makeproj.batcoregen -p。 -b icon4_cg.xcocoregen -p。 -b vio_async_in96_cg.xcocoregen -p。 -b vio_async_in192_cg.xcocoregen -p。 -b vio_sync_out32_cg.xcocoregen -p。 -b vio_async_in100_cg.xcodel * .ncfxtclsh set_ise_prop.tcl 没关系! |
|
|
|
现在好了,谢谢!
|
|
|
|
只有小组成员才能发言,加入小组>>
2385 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2433 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
763浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
377浏览 1评论
1970浏览 0评论
688浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-26 16:02 , Processed in 2.867093 second(s), Total 90, Slave 73 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号