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大家好，
我正在使用DMC为LX50T Virtex-5内的触发器生成时钟。 我在CLKIN和CLKO之间有一个很大的延迟，即DCM内的Feddback延迟元件无法调整。 这个器件的两个时钟（CLKIN和CLKO）之间的最大偏移（延迟）等于260 ps，而我的延迟等于2.5 ns。 如果反馈元素无法调整此延迟，哪个时钟将被发送到我的触发器？ 谢谢 
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5个回答
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fatima06写道：
大家好， 我正在使用DMC为LX50T Virtex-5内的触发器生成时钟。 我在CLKIN和CLKO之间有一个很大的延迟，即DCM内的Feddback延迟元件无法调整。 这个器件的两个时钟（CLKIN和CLKO）之间的最大偏移（延迟）等于260 ps，而我的延迟等于2.5 ns。 如果反馈元素无法调整此延迟，哪个时钟将被发送到我的触发器？ 为什么延迟如此之大？ ----------------------------是的，我这样做是为了谋生。 |
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延迟非常大（2.5 ns），因为它超过了DCM支持的延迟的最大值（260 ps）！
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我不知道你在哪里得到这个260ps的数字 - 但你显然是在误解某些东西（或解释你需要的错误）。
DCM的整个点是调整CLK0输出的相位，使CLKIN和CLKFB同相 - 有效地，DCM将抵消CLK0和CLKFB之间的所有延迟。 这种延迟通常是BUFG和时钟网络的延迟，但可以是任何延迟，包括FPGA外部的延迟并将其延迟。 它绝对可以容纳大于260ps或2.5ns甚至更大的延迟。 那么，你究竟想要做什么，以及你期待DCM做什么 - 在某个地方，某些事情被误解了。 Avrum |
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HI，
感谢Avrum的回答。 我尝试研究一种情况，我的FPGA内部有一个DCM，为我的所有寄存器提供时钟。 我想我的故障会影响我的时钟源，这个延迟等于2.5 ns。 因此，如果时钟源受到延迟的影响，自动CLKIN也会受到影响，但是提供给FPGA的所有寄存器的时钟会发生什么？ DCM是否能够屏蔽此延迟？ 哪个时钟到达我的时钟网络？ 谢谢 法蒂玛， |
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检查ug190，如果CLKIN停止100 ms或更长时间，则DCM关闭。用户指南中的更多详细信息。时钟不应停止超过100 ms，以尽量减少设备冷却的影响;
否则，点击延迟可能会改变。 时钟应在低或高阶段期间最佳，并且必须使用相同的输入时钟周期/频率进行恢复。 在此期间，LOCKED保持高电平并在时钟恢复时保持高电平。 因此，LOCKED上的高电平并不一定意味着有效时钟可用。当停止输入时钟（CLKIN在一个或多个时钟周期内保持高电平或低电平）时，仍然会产生一到九个输出时钟周期，因为延迟线是 酡。 当输出时钟停止时，CLKIN停止（DO [1]）信号被置位。 当时钟重新启动时，在delayline被填充时，输出时钟周期不会产生一到八个时钟。 最常见的情况是两个或三个时钟。 DO [1]信号在产生输出时钟时无效。 CLKIN可以以任何相位关系重新启动到前一个时钟。 如果频率已更改，则DCM需要重置。 当LOCKED为低时，DO [1]被强制为低。 当DCM处于锁定过程中时，DO [1]状态保持为低，直到达到LOCKED。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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