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先生:
我使用V5系列FPGA,并使用IDDR原语捕获DDR数据。 但ise报告错误为流: 错误:PhysDesignRules:1816 - 在块::上发生引脚连接和/或配置问题。 使用属性IFFTYPE设置DDR需要有效连接CLK和CLKB输入引脚。 什么是IFFTYPE? IDDR原语只有一个时钟输入端口,为什么DDR需要连接CLK和CLKB? shoud CLKB连接到哪里? |
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3个回答
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您可能需要在此错误消息的行之间进行读取,如图所示
与翻译后的设计有关。 似乎是说时钟未连接或连接不正确。 什么信号 驱动IDDR的时钟输入? 它是全局缓冲时钟(BUFG或BUFGMUX), 或者可能是I / O时钟(BUFIO)? 使用BUFR的区域时钟无法驱动I / O. 组件。 - Gabor - Gabor 在原帖中查看解决方案 |
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您可能需要在此错误消息的行之间进行读取,如图所示
与翻译后的设计有关。 似乎是说时钟未连接或连接不正确。 什么信号 驱动IDDR的时钟输入? 它是全局缓冲时钟(BUFG或BUFGMUX), 或者可能是I / O时钟(BUFIO)? 使用BUFR的区域时钟无法驱动I / O. 组件。 - Gabor - Gabor |
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