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8个回答
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如果我的FPGA（Virtex-6）时钟是3.3V cmos单端时钟。
我需要使用电平转换器将它连接到FPGA是否正确？ 您应该使用电平转换器（电阻分压器应该足够），或选择2.5V CMOS时钟代替3.3V器件。 如果时钟质量最重要，则应使用具有差分输出的时钟振荡器。 你能解释一下“主银行”一词吗？ 我对这个术语不熟悉。 感谢您的帮助， - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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对于DCI级联，一个存储体可以是用于连接VRN / VRP电阻的主存储体。
ug361：主从库必须全部驻留在设备的同一列（左侧，中间或右侧）。 作为偶尔徘徊在Virtex论坛的斯巴达（便宜！）设计师，我很欣赏这个解释。 谢谢。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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主银行和奴隶银行应该在一个专栏中。
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主银行和奴隶银行应该在一个专栏中。
凯西，你能回答目标的问题吗？ 我想知道我是否可以使用列中的任何银行作为主银行？ 我可以将任何未使用的银行作为主银行吗？ - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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goal写道：我想知道我是否可以使用列中的任何银行作为主银行？
我可以将任何未使用的银行作为主银行吗？ 简短的回答是“是”和“是”。 下面的快照是Virtex6 SelectIO UG的长篇答案（http://www.xilinx.com/support/documentation/user_guides/ug361.pdf）（顺便说一下，下载Xilinx Document Navigator来管理所有Xilinx文档）。 您还可以在ADEPT中找到“Virtex6 IO Bank View”，这有助于确定哪些库位于同一IO列中以及哪些库相邻。 干杯，吉姆 |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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2005浏览 0评论
729浏览 0评论
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