FPGA上的哪些引脚应该在用户设计中连接我的SPI主控

大家好，
我正试图让我的设计，包含一个SPI主控制器，来访问我板上的SPI闪存。
我无法理解FPGA上的哪些引脚应该在用户设计中连接我的SPI主控。
该板是ML501，但是从XAPP974（http://www.xilinx.com/support/documentation/application_notes/xapp974.pdf）我知道有一种通过SPI总线访问这些闪存的标准方法。
ML501上的SPI闪存（M25P16 2MByte / 16Mbit闪存）看起来只需要4个信号 - 这是SPI的常见疑点;
时钟，主机输出/从机输入（mosi）数据，主机输入/输出输出（miso）数据和低电平有效从机选择。
我遇到的问题与时钟和味噌数据线的放置有关。
以下JPEG是ML501原理图的相关部分（http://www.xilinx.com/support/documentation/boards_and_kits/ml501_20061010_bw.pdf）。
从外观上看，mosi数据连接到名为FLASH_OE_B的行，slave选择在SPI_CE_B / FLASH_CE_B上，时钟在FPGA_CCLK线上，miso数据在SPI_DIN / FPGA_DIN上。
我没有发现SPI_DIN或SPI_CE_B线连接到FPGA上的存储区。
我不确定这是否是原理图中的错误遗漏。
slave select和mosi数据线不是问题 - 我发现它们映射好了。
我遇到的两个问题是时钟（FPGA_CCLK）线和味噌数据。
在原理图中，您可以看到FPGA_CCLK连接回J10上的FPGA，而FPGA_DIN线（也连接到miso数据）返回到K11。
在UCF中使用这些会导致映射期间出现以下错误：
错误：MapLib：30 - spi0_miso_i上的LOC约束K11无效：没有此类网站
装置。
要绕过此错误，请设置环境变量
'XIL_MAP_LOCWARN'。
错误：MapLib：30 - spi0_sck_o上的LOC约束J10无效：没有此类站点
装置。
要绕过此错误，请设置环境变量
'XIL_MAP_LOCWARN'。
根据XAPP974，第5页和第5页
6，FPGA_CCLK线在配置后成为有效的用户I / O焊盘，与DIN相同。
鉴于这是针对Spartan 3，看起来ML501 / Virtex 5看起来应该以类似的方式运行，但是我在映射期间得到这个错误，表明引脚甚至不存在！
我真的很感激有人纠正我的错误，或者我正在做的任何不正确的假设。
能够读取SPI闪存是我非常想做的事情。
提前致谢。