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请查看直流和开关特性数据表中的表56：
http://www.xilinx.com/support/documentation/data_sheets/ds202.pdf 这显示了每个标准的pad缓冲区的时序。 它看起来像 较低的电压（1.8V）SSTL和HSTL标准是最快的。 可能原因 它们用于DRAM。 问候， 的Gabor - Gabor |
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用于通过6英寸定制电缆传输64位数据@ 230Mhz到另一个fpga通过32位单端总线DDR或16位差分总线DDR和A源CLK 230Mhz。
反正有没有让这项工作？ 对于任何一种类型的IO来说，速度似乎都太快了。 如果我使用单端将是230mhz DDR，lvds必须是DDR速率的两倍。 或者任何xilinx IP可以快速发送这么多数据，不包括GTP等。 |
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我相信你可以用LVDS和460 MHz实现这一目标，因为有迹象表明
使用LVDS，I / O上升到大约1 Gbps。 有一些关于高速的应用笔记 使用普通I / O（而不是GTP）中的SERDES模块的LVDS I / O. 所以你会很漂亮 接近IO能力的高端。 你应该查看应用笔记，看看你是否 可以通过您选择的部件的速度等级来实现这一点。 没有机会你可以添加一些 更多的电线连接到你的电缆，给你一些喘息空间？ - Gabor |
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对于128位@ 115Mhz单数据速率，共有19对lvds和1对clk源。
还有这些应用程序注意到的任何链接？ 因此，如果我在ddr使用serde比128，那么16对的比率为8：1，所以我可以使用7：1比率并降低clk速度。 8to1同样更有意义。 |
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我在看xapp860，在那里它提到了诸如bit_align_machine等组件。我假设有这些文件的代码，任何人都知道我可以在哪里获得这些文件？
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Virtex 5的文档页面包含这些appnotes和相关的设计文件，
可以下载为zip档案。 http://www.xilinx.com/support/documentation/virtex-5.htm 应用笔记位于页面底部附近。 问候， 的Gabor - Gabor |
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