PLL属性更改后时序失败怎么办？

大家好，
我的设计输入端有一个PLL，用于驱动设计的其余部分。
这是它的代码：
PLL_BASE_0：PLL_BASE
通用地图
（
CLKOUT0_DIVIDE => 1，
CLKOUT1_DIVIDE => 2，
CLKFBOUT_MULT => 1，
DIVCLK_DIVIDE => 1，
CLKIN_PERIOD => 2.5
）
港口地图
（
CLKIN => PLL_CLOCK，
CLKOUT0 => TXCLK，
CLKOUT1 => TXCLKDIV，
CLKOUT2 =>打开，
CLKOUT3 =>打开，
CLKOUT4 =>打开，
CLKOUT5 =>打开，
LOCKED => PLL_LOCKED_INV，
CLKFBIN => CLKFBIN，
CLKFBOUT => CLKFBIN，
RST =>'0'
）;
这适用于400MHz时钟输入。
但是，我想使用另一个190MHz的时钟。
所以我将通用地图更改为：
通用地图
（
CLKOUT0_DIVIDE => 2，
CLKOUT1_DIVIDE => 4，
CLKFBOUT_MULT => 4，
CLKIN_PERIOD => 5.263
）
但是我的计时因以下错误而失败：
警告：时间：3328 - 时序约束
“TS_CCLK_P = PERIOD tiMEGRP”CCLK_P“2.4 ns HIGH 50％;”
未通过PLL_ADV块“PLL_BASE_0”的输出时钟“TXCLK”的最小周期检查，因为周期
约束值（1200 ps）小于最小内部周期限制1666 ps。
请增加期限
删除此计时故障的约束。
警告：时间：3328 - 时序约束
“TS_CLOCK_TX_BUF = PERIOD TIMEGRP”CLOCK_TX_BUF“2.4 ns HIGH 50％;”
未通过PLL_ADV块“PLL_BASE_0”的输出时钟“TXCLK”的最小周期检查，因为周期
约束值（1200 ps）小于最小内部周期限制1666 ps。
请增加期限
删除此计时故障的约束。
信息：时间：3377 - 找到并解决了相交约束。
有关更多信息，请参阅TSI报告。
1200ps来自哪里？
如果我有效地做同样的事情，为什么它会失败呢？
谢谢你的帮助，
czhe
消息由czhe编辑于12-22-2008 04:41 PMMessage由czhe编辑于12-22-2008 04:41 PMMessage由czhe编辑于12-22-2008 04:42 PM