完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
你好 ，
我有一个问题，与Virtex 4的JTAG ISC有关。 我写了一个程序，它将比特流加载到FPG，如Xilinx Virtex 4配置手册第69页所述。 我首先加载比特流文件MSB位（比特流文件的第0位，是吗？）。 在 配置结束DONE改变状态，实际上我们有LED亮 固件上传完成后显示的电路板。 我的设计 非常简单 - 它包含一个BSCAN_VIRTEX元素，两个BUFG 边界扫描时钟缓冲和USER1的用户注册 实例。 问题是 - 配置完成后 完成我尝试从USER1读取和写入ID值，但似乎 像USER1没有配置。 文件大小：2214773USER内容：d68126ID内容：6b4093USER内容：d68126ID内容：6b4093 我必须使用独立的ISP，因为卡的复杂性问题，所以Impact不会去。 我还想知道第69页：“单设备配置序列”中描述的算法是否正确。 最好的祝福， 伊万 
0
|
|
相关推荐
2个回答
|
|
|
如果DONE变高，则应正确编程设备，这意味着您的USER链逻辑不正确或者您可能误解了某些内容。
将值写入USER1扫描链不会更改USERCODE值和IDCODE值。 在比特流配置期间，基于运行BITGEN时指示的值加载USERCODE值，IDCODE是设备的硬连线值。 埃德 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
是的，谢谢你的建议，我也看到我严重解释了情况。
实际上，我要做的是读取IDCODE的内容，然后将此数据写入USER1。 我看到来自USER1的输出数据正是IDCODE值向下移位一位，这意味着选择了BYPASS而不是USER1。 我会查看我的代码，我会回来的。 伊万 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2380 浏览 7 评论
2797 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2262 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2428 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
365浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1361
评论
淘帖
105
