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我是VHDL和FPGA的新手。
我有Virtex-4板，125 MHz时钟。 我需要为模数转换（ADC）模块生成31.25 MHz（分频125 MHz×4）的串行时钟（SCLK）。 任何人都可以帮助我使用IP核时钟向导从125 MHz FPGA生成这个31.25 MHz SCLK？ 任何人都可以提供IP核心时钟向导步骤，然后解释时钟输出？ 感谢您的合作与指导。 非常感谢你。 
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3个回答
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嗨@ multan07，
当您使用Virtex-4时，我假设您使用的是ISE 14.7。 有关打开IP时钟向导的步骤，请参阅UG695（已附带）的第60页。 进入后，你可以连续使用两个DCM_ADV，两个都除以2，所以： 我使用ISE已经有一段时间，但这应该将125Mhz时钟减少到31.25Mhz。 最好的问候艾丹 -------------------------------------------------- -------------------------------------------------- ----------------------如果帖子有您的问题的解决方案，请标记答案“接受为解决方案”。 -------------------------------------------------- -------------------------------------------------- --------------请将答案标记为“接受为解决方案”，如果这回答了您的问题，请给予您认为有用的帖子，并可以帮助其他用户------- -------------------------------------------------- -------------------------------------------------- ------- 在原帖中查看解决方案 ug695.pdf 3430 KB |
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嗨@ multan07，
当您使用Virtex-4时，我假设您使用的是ISE 14.7。 有关打开IP时钟向导的步骤，请参阅UG695（已附带）的第60页。 进入后，你可以连续使用两个DCM_ADV，两个都除以2，所以： 我使用ISE已经有一段时间，但这应该将125Mhz时钟减少到31.25Mhz。 最好的问候艾丹 -------------------------------------------------- -------------------------------------------------- ----------------------如果帖子有您的问题的解决方案，请标记答案“接受为解决方案”。 -------------------------------------------------- -------------------------------------------------- --------------请将答案标记为“接受为解决方案”，如果这回答了您的问题，请给予您认为有用的帖子，并可以帮助其他用户------- -------------------------------------------------- -------------------------------------------------- ------- ug695.pdf 3430 KB |
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