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亲爱的人们，
我是xilinx的新手，VHDL对我来说是新的。 我想访问整数数组的索引。 请指导我。 以下代码无效。 库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_unsigned.ALL; PACKAGE array_example ISTYPE data_bus IS ARRAY（0到4）OF整数; END array_example; USE WORK.array_example.ALL; ENtiTY提取ISPORT（数据：IN整数; data_out：OUT整数）; END提取;体系结构测试提取ISBEGINPROCESS（数据）BEGIN变量数据：data_bus;变量y：整数; y：数据（3）; 结束过程;结束测试; 
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3个回答
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嗨@kelvinkalariya，
您将数据声明为整数作为块的输入。 您需要将其声明为data_bus。 PORT（数据：IN data_bus; data_out：OUT整数）; 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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我根据您在代码中的建议进行了修改。
当我编译这段代码时，它会弹出Isim窗口。 之后我正在为Index数组写一个值。 在写入值时，它会挂起/粘住。 请做好。 库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_unsigned.ALL; PACKAGE array_example ISTYPE data_bus是ARRAY（0到3）OF整数; - 信号bus_data1：data_bus; END array_example; 使用WORK.array_example.ALL; ENTITY Array_1d ISPORT（数据：IN data_bus; data_out：OUT整数）; END Array_1d; Array_1d的架构测试isBEGIN - PROCESS（data，data_out） - BEGIN - 可变数据：data_bus; - 变量data_out：整数; ddata_out --END PROCESS; END test; |
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嗨@kelvinkalariya，
你说它挂了...你确定这是你看到的吗？ 我看到的是它被停止了，但是默认它只运行1us。 你有任何试验台来模拟设计吗？ 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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只有小组成员才能发言，加入小组>>
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