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嗨，大家好，
我正在尝试模拟设计，我在模拟中遇到了这个问题。 错误：[VRFC 10-664]表达式有32896个元素; 预期32768 [/wrk/2016.2/continuous/2016_06_02_1577090/data/vhdl/src/unisims/primitive/RAMB18E1.vhd:3245] ERROR：[XSIM 43-3322]图书馆工作中顶级Verilog设计单元的静态细化 失败。 谁能告诉我这里可能有什么问题？ 谢谢。 问候， Suraj Kothari 
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2个回答
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Hi@suraj.kothari
您是否可以分享设计以进一步调查？ 看到错误消息，很难说出可能导致问题的原因。 问候 罗希特 RegardsRohit ------------------------------------------------- ---------------------------------------------请注意 - 请注明 答案为“接受为解决方案”，如果提供的信息是有帮助的。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- ---------------------- |
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嗨@ suraj.kothari
当您提供的参数与已在基元中编码的参数不匹配时，通常会发生这种情况。 检查以下线程，讨论和解决类似问题。 https://forums.xilinx.com/t5/Simulation-and-Verification/Vivado-simulator-strange-error/td-p/667020 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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