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大家好......我试图从我发布的RAM内存中读取一些信息，以及显示从我的内存中读取的信息的组件......好吧，它应该像那样工作但如果你看看
INTEROGARE-SOLD，在端口映射中，你会注意到我放在RAM的data_in上的值..这是我得到的值，无论索引如何..如果我改变data_in的值，那就是我的值 会看到....我觉得奇怪的是它在仿真中完美地运行Active HDL ...在综合期间，我得到以下警告： [Synth 8-327]推断变量'my_ram_reg [0]'的锁存器... for my_ram_reg [0]到7 有什么想法吗？ 谢谢 RAM-SUME.vhd 1 KB INTEROGARE-SOLD.vhd 1 KB 
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4个回答
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@megax我不知道如何编码vhdl来推断内存，但是如果你得到闩锁推断警告，则可能意味着你的my_ram_reg没有被映射到正确类型的内存。
再次查看xilinx内存模板。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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嗨，
检查这篇关于推断RAM的帖子是否可以帮到你。 https://www.xilinx.com/support/answers/4075.html Avi Chami MScFPGA网站 |
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你得到闩锁警告，因为你的系统没有时钟。
Xilinx FPGA中的所有RAM都具有时钟写入功能。 因此没有RAM，包括适合您模板的分布式RAM。 另外，RAM_SUME中有两个用于data_out的驱动程序。 第一个是流程，第二个是流程外的分配。 在ISE中，这应该给你一个多驱动程序错误。 在Vivado，这只是一个警告。 无论哪种方式，都不清楚你最终在硬件中得到了什么。 我并不感到惊讶，因为它不符合您的期望。 - Gabor |
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好吧我已经编辑了RAM，因为它在附件中，奇怪的是我无法写入...我的意思是我有一个处理使用输入的进程如果我应该更新ram或从中读取... im端口映射组件
像这样选择我是否应该读或写： RAM2端口映射（CLK，radress => index，wadress => index，we => write，data_in => di，data_out => A）; 如果DA ='0'则开始进程（DA），然后写入di else write di end if; 结束过程; 它与端口映射有关吗？ RAM-SUME.vhd 1 KB |
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