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电子发烧友论坛|
嗨，大家好，
由于时钟偏差，我的设计中有很多保持时序问题。 我已经确定我的设计中的时钟路径非常复杂。 生成的时钟数量在40左右。 结果，时钟路径中存在LUT。 在非常高的扇出网上，由于驱动强度不足，它们具有最差的偏斜。 每个时钟来自时钟门控单元的输出。 由于选通单元提供了一些额外的功能，因此需要这种选通。 所以，结果我实例化了缓冲区。 我使用了我可用的BUFG。 我没有足够的BUFR单元，所以我使用IBUF，因为有大量的这些。 有没有自动的方法来做到这一点。 我尝试使用生成的时钟。 这为测量时序提供了更明确的观点，但它没有提供额外的缓冲器插入， 你们能告诉我这是一件合情合理的事。 因此，保持时间几乎不会影响设置时间。 请指教。 J. 
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3个回答
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@jcarrigawhich一家人在用？
超级（+）可能更适合您的设计。 您还确定无法将时钟门控转换为启用吗？ FPGA在时钟树方面没有像你已经内置的那样为ASIC提供尽可能多的控制。 因此，只要你搞乱它，就会遇到像你一样的问题。 但同样，超级（和超级+）具有更好，更精细的时钟树，因此您可能会获得更好的结果。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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我已经确定我的设计中的时钟路径非常复杂。
生成的时钟数量在40左右。 结果，时钟路径中存在LUT。 在非常高的扇出网上，由于驱动强度不足，它们具有最差的偏斜。 对不起 - 请不要这样做...... FPGA不是ASIC。 在使用FPGA进行ASIC原型设计时，请查看关于时钟的这篇文章。 简短的回答是，对于40多个时钟域，几乎肯定不可能像在FPGA中那样实现时钟 - 时钟树根本不够灵活。 即使使用比以前的系列具有更灵活的时钟树的UltraScale，如果使用结构逻辑（而不是BUFGCE）完成时钟门控，也可能难以平衡用于同步应用的大量时钟域。 此外，您对缓冲区的描述没有意义。 BUFG是全局时钟缓冲区。 BUFR是区域时钟缓冲器，但它们是从I / O列（靠近FPGA的边缘）驱动的，而不是从全局时钟列（在FPGA的中心）驱动的 - 您无法平衡BUFG的偏差和 BUFR因为它们来自不同的地方。 IBUF是一个输入缓冲器 - IBUF只能从FPGA引脚驱动 - 而不是内部驱动 - 所以这没有意义。 可能有用的唯一资源是BUFH（特别是BUFHCE） - 它们可以对全局时钟进行门控，并且有相当数量的它们（每个时钟区域有12个）。 但他们是有限的; 由BUFH驱动的所有负载必须与BUFH位于相同的时钟区域。 因此，正如我在参考文章中提到的那样，你几乎必须删除大部分时钟域，然后使用BUFGCE / BUFHCE资源设计其余的时钟域（绝对不使用结构资源）; 即你必须使用BUFGCE或BUFHCE的CE输入进行选通 - 没有其他方法可以在FPGA中提供合理的时钟偏差。 Avrum |
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你好，
有大量生成的时钟。 它们中的许多是彼此同步的，即彼此分开。 目前缓冲器插入并不理想，但确实解决了高扇出网络的问题。 它大大减少了时钟偏差。 我明白你在说什么。 我读了这篇文章并同意了。 但是，我必须在短期内完成这项工作。 下次围绕这个错误不会重演。 在我接手之前，这已经设计好了。 Ĵ |
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只有小组成员才能发言，加入小组>>
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