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我想知道Vivado IO约束（XDC）的规则是否同样适用于由FPGA驱动的LVDS信号的pos（_P）和neg（_N）？
我是否为此LVDS输出的_P和_N指定IO位置约束？ 另外，我认为LVDS输出的驱动强度无法改变？ 这不是真的吗？ 目前，我看到LVDS输出时钟（来自FPGA）没有切换，所以想澄清这些事情。 
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13个回答
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@gauravbhatia是的，您必须指定双方的IO位置。
不，驱动强度的概念不适用于LVDS。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 在原帖中查看解决方案 |
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嗨@ gauravbhatia，
请访问https://www.xilinx.com/support/answers/53368.html https://www.xilinx.com/support/answers/57109.html 你使用的是哪个时钟？ 它应该从差分引脚通过IBUFDS。 根据您使用的电路板，需要适当的IO端口约束。 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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谢谢回复。
这些链接指的是LVDS输入。 我正在从FPGA驱动LVDS输出时钟到DAC。 内部信号在到达OBUFDS之前经过ODDR然后经过ODELAYE2以产生差分（P＆amp; N）输出。 |
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G，
总之一句：是的。 P和N输出被相同地处理，因为它们在具有LVDS功能的IOB对中，因此它们之间的延迟差小于几皮秒（按设计）。 Austin Lesea主要工程师Xilinx San Jose |
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嗨@ gauravbhatia，
对于差分信号，差分数据端口的P侧需要在输入延迟和输出延迟约束中受到约束，它们之间的延迟非常小。 N侧路径的分析与P侧完全相同 谢谢， Sarada -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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@gauravbhatia是的，您必须指定双方的IO位置。
不，驱动强度的概念不适用于LVDS。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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谢谢。
这正是我想知道的。 我是否应该将引脚位置约束应用于差分输出的P和N. 我最终创建了2个构建....一个针对P和N ....定义了针位置约束，另一个针对N定义了针位置约束。 在这两种情况下，Vivado都没有在实现或比特流生成期间抛出任何错误。 我在这些引脚上无法获得此差分时钟输出的原始问题仍未解决。 以下是我用于此差分时钟信号的约束： set_property IOSTANDARD LVDS [get_ports {DAC_DATA_CLK_P}] set_property IOSTANDARD LVDS [get_ports {DAC_DATA_CLK_N}] set_property PACKAGE_PIN AB8 [get_ports {DAC_DATA_CLK_P}] .........在第二个buildset_property中删除了这个约束PACKAGE_PIN AB7 [get_ports {DAC_DATA_CLK_N}] set_property SLEW SLOW [get_ports {DAC_DATA_CLK_P}] set_property SLEW SLOW [get_ports {DAC_DATA_CLK_N}] 我知道SLEW不适用于LVDS信号。 因此，我计划在进行下一次构建时将其取出。 我测量了通过DAC的P和N走线上的电路板上的阻抗，它的测量值为100欧姆。 |
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什么是Bank VCCO电压？
当你的意思是无法从这些引脚获得输出时，你的意思是你没有在这些线路上看到任何活动？ 如果有活动，您面临的问题到底是什么。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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@gauravbhatiahow你在测量输出吗？
确保以差分方式查看它，并且还意识到在接收终端电阻上只能看到350 mV的变化。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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@gauravbhatia你可以分享一下你显示这个界面的Board Schematic部分吗？
您是否确保Clk信号在布料内部正常，因为它正在正确生成。 也许如果您可以详细说明如何在内部生成时钟信号，这将有所帮助。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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你正在使用@gauravbhatiawhich FPGA吗？
确保您可以在1.8V组上进行LVDS输出。 另外你如何驱动差分输出？ 您能否显示网表/ RTL，其中显示您在FPGA中实例化的IO？ - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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是的，我已经检查过Simulation中的时钟输出，看起来很好。
问题结果是我得到了较旧的原理图，因此当我在电路板上探测时无法找到时钟。 尽管如此，这篇文章回答了我原来的问题，即我们是否应该为连接到不同输出或输入的_P和_N引脚提供引脚位置约束。 感谢所有的答复 ！！ |
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