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电子发烧友论坛
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嗨，
我已经实现了一个简单的程序 ibrary IEEE; 使用IEEE.STD_LOGIC_1164.ALL; - 如果使用，取消注释以下库声明 - 带有符号或无符号值的算术函数 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 此代码中的任何Xilinx叶子单元格。 - 图书馆UNISIM; - 使用UNISIM.VComponents.all; 实体TDC_EvaluationSignal是 港口（Refclk：STD_LOGIC; StopSignal：输出STD_LOGIC; TDCrefClk：out STD_LOGIC）; 结束TDC_EvaluationSignal; 体系结构TDC_EvaluationSignal的行为是 signal StopSignalReg：STD_LOGIC：='0'; 信号TDCrefClkReg：STD_LOGIC：='0'; signal counterReg：integer：= 0; 信号TDCrefClkRegPrev：STD_LOGIC：='0'; 开始 Generateclock：进程（RefClk）开始 if（RefClk ='1'和RefClk'event）然后 TDCrefClkReg 在模拟中，我可以看到信号，但在硬件闪烁之后，我只能看到TDCrefclk没有停止信号。我还采取此信号生成LVDS输出 但是这些LVDS outptu在设置PIN时是不可用的。这是引脚配置 Fclk和TDCcrefCk上有一个信号，但没有stop_signal。 stop_signal_ p和TDCClk_p可能我知道我在做什么错。 我该怎么办？谢谢你的问候 
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3个回答
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你有两个选择，一个更简单，一个稍微复杂一点：以两倍的速度运行主时钟，并且在任何时候都会发生停止信号变化。
tdrefclk会改变每个其他位置以产生您想要的时序。如果您无法以2倍速运行输入时钟，则可以使用DDR输出单元（ODDR）进行停止信号并正确驱动其输入。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 在原帖中查看解决方案 |
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@msh
if（RefClk ='0'）然后 StopSignalReg 这些线路给你带来了麻烦。 您对StopSignal寄存器的描述不符合可合成子集。 您需要更改它，以便仅在时钟的一个边缘更新它。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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