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3个回答
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Himana @，
请参阅此链接，它给出了如何在verilog testbench中转储值的示例。 http://verilog.renerta.com/mobile/source/vrg00056.htm 谢谢，Nupur ----------------------------------------------- --------------------------------------------- Google在发布之前提问 。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（点击星标）。 |
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嗨@mana，
请参考以下链接创建Testbench， https://www.youtube.com/watch?v=vlb-SlfDNpY 谢谢， Sarada -------------------------------------------------- -------------------------------------------- 请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。 将Kudos发送给您认为有用且面向回复的帖子。 -------------------------------------------------- -------------------------------------------- |
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Himana @，
请通过以下链接查看我的回复和附件：并查看是否可以对您的代码应用相同的逻辑。 https://forums.xilinx.com/t5/Simulation-and-Verification/saving-result-for-single-signal-at-specific-point-not-the-entire/m-p/688189#M15612 您还可以使用值更改转储（VCD）文件来捕获模拟输出。 请浏览以下链接的第95页:: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_4/ug900-vivado-logic-simulation.pdf 谢谢，Arpan 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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