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如何避免AXI_hp总线锁死?

4892 FPGA AXI总线
2020-4-15 21:57:28   评论 分享淘帖 邀请回答 举报
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2020-4-15 22:46:22 1 评论

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1 条评论
  • 2020-4-30 16:50

    “2” 中提到的ddr写满溢出问题,我查看了程序,没有溢出。
    “3” 的问题解决了,AXI_HP3单独例化不能正常工作,把AXI_HP2也例化了才能用。
    现在我将程序改为“3”中提到的那种架构,出现的故障现象不一样了。现在的现象是write2写完DDR后,反馈通道的bvalid一直为低。

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