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这种语句是否可以以输入/输出端口的形式合成
输入[1：0]测试[1：0]; 它在系统verilog中支持，而不是在verilog中。 有替代方案吗？ 综合工具不会为此类语句提供任何错误。 
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8个回答
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这种语句是否可以以输入/输出端口的形式合成
输入[1：0]测试[1：0]; 它在系统verilog中支持，而不是在verilog中。 有替代方案吗？ 综合工具不会为此类语句提供任何错误。 |
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2020-4-13 09:14:10
评论
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@anusheel确实2539对应于错误代码。
实际上我使用系统verilog文件进行综合，我没有收到此错误。 我也没有得到任何关于此的警告，并且比特流已成功生成。实际上我想在硬件上测试设计。 我应该只使用verilog文件。 除了打包和解包数组之外，是否有任何替代此类声明的方法。 谢谢回复。 |
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@ hulk789
Vivado 2013.3支持SystemVerilog，因此您可以对端口使用数组声明。 简单输入[1：0]数据[3：0]。 将生成数据[3] [0]，数据[3] [1]等。 >>除了打包和解包数组外，是否有任何替代此类声明的方法。 你的要求究竟是什么？ 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
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@anusheel我的要求是在硬件上实现设计。
输入[1：0]数据[3：0]如果可以合成它我可以在硬件上实现它。 或者，如果我无法合成这种类型的代码，我将打包数组数据并传递给低级模块并在从模块接收后上传数据，因为内存定义在verilog中有效。这个事情需要更改 网表和打包解包操作。我在想是否可以用另一种简单的方式完成这项工作？ 此外，vivado模拟器无法模拟系统verilog文件。所以替代方法是使用verilog文件和verilog文件不支持输入输出端口的这种声明 |
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@anusheel在2015.1版本中系统verilog文件的模拟是有效的。
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只有小组成员才能发言，加入小组>>
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