完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
这种语句是否可以以输入/输出端口的形式合成
输入[1：0]测试[1：0]; 它在系统verilog中支持，而不是在verilog中。 有替代方案吗？ 综合工具不会为此类语句提供任何错误。 
0
|
|
相关推荐
8个回答
|
|
|
这种语句是否可以以输入/输出端口的形式合成
输入[1：0]测试[1：0]; 它在系统verilog中支持，而不是在verilog中。 有替代方案吗？ 综合工具不会为此类语句提供任何错误。 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2020-4-13 09:14:10
评论
|
|
|
@anusheel确实2539对应于错误代码。
实际上我使用系统verilog文件进行综合，我没有收到此错误。 我也没有得到任何关于此的警告，并且比特流已成功生成。实际上我想在硬件上测试设计。 我应该只使用verilog文件。 除了打包和解包数组之外，是否有任何替代此类声明的方法。 谢谢回复。 |
|
|
|
|
|
@ hulk789
Vivado 2013.3支持SystemVerilog，因此您可以对端口使用数组声明。 简单输入[1：0]数据[3：0]。 将生成数据[3] [0]，数据[3] [1]等。 >>除了打包和解包数组外，是否有任何替代此类声明的方法。 你的要求究竟是什么？ 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
|
|
|
|
|
@anusheel我的要求是在硬件上实现设计。
输入[1：0]数据[3：0]如果可以合成它我可以在硬件上实现它。 或者，如果我无法合成这种类型的代码，我将打包数组数据并传递给低级模块并在从模块接收后上传数据，因为内存定义在verilog中有效。这个事情需要更改 网表和打包解包操作。我在想是否可以用另一种简单的方式完成这项工作？ 此外，vivado模拟器无法模拟系统verilog文件。所以替代方法是使用verilog文件和verilog文件不支持输入输出端口的这种声明 |
|
|
|
|
|
@anusheel在2015.1版本中系统verilog文件的模拟是有效的。
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2380 浏览 7 评论
2797 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2262 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2428 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
545浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
366浏览 1评论
1963浏览 0评论
682浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1006
淘帖
2507
