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您好
检查下面的流程链接，确保您正在关注它并正确定义输入和输出端口 http://www.xilinx.com/training/vivado/using-hardware-co-simulation-with-vivado-system-generator-for-dsp.htm 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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谢谢你的回答。
我查了一下链接。 现在，我取消选中GATEWAY IN和GATEWAY OUT块中的“Implementation constraints”复选框，然后运行模拟。 使用连接的输入和输出端口生成库文件。 如您所引用的视频所示，我已将NOT门替换为生成的带连接输入的库文件。 但是当使用带有ZC702板的JTAG进行仿真时，硬件协同仿真仅在FPGA板上显示结果，但不会在SIMULINK窗口中显示结果。 我无法理解硬件协同仿真与系统生成器一起工作的基本概念。 请帮助解决这个疑问。 |
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HIanitha @ 21
你能不能用mdl / slx文件来修改你用HWcosim输出块修改非门。 通常，最好保持原始sysgen模型和HWCosim输出块并行并对输出进行comapre。 ThanksBharath ------------------------------------------------- - --------------------------------------------请标记答案 如果提供的信息可以解决您的疑问/问题，请“接受为解决方案”。给予您认为有用的帖子。感谢.------------------------ -------------------------- ----------- ------------ -------------------- |
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谢谢你的回复。
我通过用生成的HWcosim块替换NOT块来尝试这个简单的逻辑，并且还尝试使用HWcosim与系统模型并行。 当我与系统模型并行模拟HWcosim模型时，我得到系统模型的输出，但不是我的HWcosim块，SIMULINK中的输出显示。 在这里，我附上了我的模型文件。 model1：我已取消选中GATEWAY IN和GATEWAY OUT中的IOB约束，以便在生成的库文件中可以看到连接端口。 但是tis模型在FPGA板和Simulink模型中都不提供输出。 model2：我在GATEWAY IN和GATEWAY OUT中定义了IOB位置和标准，以便在生成的HWCosim库文件中看不到定义的连接端口。 除了tis之外，还连接了另一个GATEWAY OUT，而没有定义IOB位置和标准。 HWCosim块中生成的此连接端口连接到SIMULINK库的DISPLAY块。 当模拟具有HWcosim块的模型时，ZC702板显示交换机中给定输入的输出LED，但相应的输出未显示在SIMULINK模型显示中。 它始终将输出显示为零。 model1.slx 23 KB model1lib.slx 22 KB model2.slx 22 KB model2lib.slx 23 KB |
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