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大家好，我最近自己开始进行VHDL编程。
因为几个错误而陷入困境。 我在VHDL的结构代码中得到3个错误。 其中一个错误是“模型”和“2”在目标库中具有不同的特征。用户组件'和2'与库原语'和2'冲突 请帮帮我。 我附上了错误的屏幕截图，请检查它们并帮助我继续进行 
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4个回答
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@kandukurivarun将你的子模块名称从and_2，or_2转换为其他通行证的名称。
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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@pratham：谢谢你的回复，但我仍然得到同样的错误。我改变了子模块的名称。
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@kandukurivarunpost您的代码在这里。
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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entity myexample是Port（IN_0：STD_LOGIC; IN_1：STD_LOGIC; IN_2：STD_LOGIC; IN_3：STD_LOGIC; OUT_0：out STD_LOGIC）; end myexample;
myexample的结构结构，信号，X1，X2，X3：std_logic;组件INV端口（I：in std_logic; O：out std_logic）; 结束组件;组件AND2port（IN_0，IN_1：在std_logic中; OUT_0：out std_logic）; 结束组件;组件OR2port（IN_0，IN_1：在std_logic中; OUT_0：out std_logic）; 结束组件;开始BB1：INV端口映射（X1，X3）; BB2：AND2端口映射（IN_0，IN_1，X1）; BB3：AND2端口映射（IN_2，IN_3，X2）; BB4：OR2端口映射（X3，X2） ，OUT_0）; 结构; |
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只有小组成员才能发言，加入小组>>
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