完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好
我安装了ise 14.7和modelsim 10.1a se,但在我将ise库创建为modelsim之后,出现了错误。 edk库中存在两个错误,我该怎么办? 谢谢 |
|
相关推荐
4个回答
|
|
在这里发布错误。
|
|
|
|
喜
你能发布一下你面对的错误吗? 另请提及您用于编译modelsim库的命令 发布快照会很有帮助。 谢谢, Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题,请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉(右边提供的星号) 并回复.---------------------------------------------- ------------------------------------------------ |
|
|
|
嗨,
你能用你的设计吗? 您可以在此处发布您的查询。 如果您的问题已解决,请在此处发布解决方案以获取其他用户的兴趣。 谢谢,Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前,与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。 请将帖子标记为“接受为解决方案”,以防它有助于解决您的查询。帮助回答 - >给予赞誉----------------------- -------------------------------------------------- ---------------------- |
|
|
|
嗨,重复的帖子http://forums.xilinx.com/t5/New-Users-Forum/error-when-making-edk-library/td-p/549680请避免。
谢谢,维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
|
|
|
只有小组成员才能发言,加入小组>>
2294 浏览 7 评论
2704 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2188 浏览 9 评论
3269 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2333 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
602浏览 1评论
1664浏览 1评论
162浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2321浏览 0评论
634浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-9-4 21:13 , Processed in 1.259930 second(s), Total 84, Slave 68 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191