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我正在尝试在Verilog中实现一个开放收集器但是输出0会被卡住。
模块......（inout wire sdcka，sdckb）...... always @（posedge aclk）begin：SDCKX_OUTPUT_ENABLE if（aresetn == 1'b0）begin sdcka_oe = 0; sdckb_oe = 0; 结束其他开始sdcka_oe =（enable_loopback == 0＆amp;＆amp; transmit == 1＆amp;＆amp; sdcka_tx == 0）; sdckb_oe =（enable_loopback == 0＆amp;＆amp; transmit == 1＆amp;＆amp; sdckb_tx == 0）; 结束 分配sdcka = sdcka_oe？ 1'b0：1'bz; 分配sdckb = sdckb_oe？ 1'b0：1'bz; 总是@（posedge aclk）开始：SDCKX_SYNC sdcka_sync = sdcka; sdckb_sync = sdckb; 结束 sdcka和sdckb连接到一个带有外部上拉电阻的总线。使用ILA我查看信号，我看到sdcka_oe信号是正确的。 如果我查看sdcka_sync信号，它会在传输过程中被拉到GND。 如果我使用外部逻辑分析仪并探测sdcka引脚，我会看到同样的事情。 我想让外部上拉电阻驱动总线上的1值，只驱动FPGA中的0值。我做错了什么？ 谢谢，劳尔 
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3个回答
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还有谁在驾驶sdck线？
这些电线上的上拉电阻值是多少？ 导线sdck_oe始终发出有效信号（高电平）并确保外部导线通过拉起来保持高电平。 如果没有，另一个芯片将它们拉低。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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sdck主机是连接到线路的唯一其他设备。我不是100％确定上拉电阻值是什么。
我可以确认它足以让主机发送，并且FPGA和我的外部逻辑分析仪能够读取信号。 所以我假设如果我能接收数据，我应该能够传输数据。 如果您在sdcka_oegoes HIGH之前查看ILA捕获，您可以看到sdcka_sync为HIGH。我的外部逻辑分析仪也是如此。 我很确定主机没有将线拉低，因为当sdcka_oe变为高电平时sdcka_sync变为低电平。 |
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由于SDA / SCK（同步）输入是逻辑1开始，然后在第一次驱动逻辑0（oe = 1）后转换为逻辑0，问题可能是弱上拉的上升时间
电路板太慢，在输入采样时不会达到VCCO的70％。 这可能是由于VCCO非常弱（应小于5Kohm）上拉，或者您使用的ACLK太快（应小于400 KHz，通常小于100 KHz）。 我敢打赌，这是后一种情况，ACLK运行速度太快。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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