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电子发烧友论坛|
嗨，
我们正在编写我们的VHDL项目的Xilinx综合（ISE v14.2）期间遇到的问题。我们正在尝试在具有最小/最大估计模块的VHDL项目的VIRTEX7（具有XC7VX690T器件的VC709评估板）上进行映射（参见 合成/实现的结果如下：在资源消耗方面，整个设计非常适合（小于75％），但与主时钟相关的最大频率降至30MHz。我们的设计目标是 为了达到75 MHz，实际上我们通过简单地通过最小/最大模块得到这个值。由于插入这个模块会引起这种减少，我们想知道是否有可能在不修改代码的情况下按顺序操作Xilinx综合选项 优化最小/最大计算中涉及的循环的实现。 特别是，从图1可以看出，环路现在被实现为14个比较器的链而不是环形树（例如参见图2），其中14个比较器的树配置允许更短的关键路径和 因此，最高频率更高。 是否有可能通过综合选项获得循环树实现，或者我们必须修改代码？提前感谢 A＆安培; M min_max_calc.vhd 2 KB 
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5个回答
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嗨，
您是否在设计中给出了时序限制，或者您只是在检查综合报告中的时间安排。 您不应根据综合报告确认时钟频率。 首先在设计中使用必要的所需频率给出适当的时钟约束，然后运行实现并检查时序报告以查看是否满足该时钟频率。 实现工具负责路由以确保您满足所需的时序 PS：另外请尝试按照XST用户指南中给出的编码技术来实现最佳频率-http：//www.xilinx.com/support/documentation/sw_manuals/xilinx14_4/xst_v6s6.pdf。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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您好，我完全同意Anirudh。如果实施后您也面临较低的频率，那么您可以做一件事。分析您的路径并检查哪些导致频率较低。
然后，如果您的设计允许引入管道寄存器，它将有助于提高工作频率，但它将提供一个时钟延迟，谢谢。谢谢，Yash |
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嗨，
谢谢你的回复...... 我们正在使用时效约束，我们正在讨论的结果已经来自最终报告（综合+实施）。 正确分析报告，我们注意到关键路径是由于最小/最大过程中涉及的循环... 出于这个原因，我们问你是否可以通过合成器选项强制循环优化。 当然，为了更高频率，替代方案将是修改代码，但我们更愿意保留建筑设计和模型的功能验证。 谢谢 |
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您无法通过比较器树找到未排序数组的最小值/最大值。
您必须逐个比较每个元素并做出您的RTL和生成的逻辑所做的决定。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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只有小组成员才能发言，加入小组>>
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