完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
大家好
我正在使用xflow在ISE 13.3中实现一个设计。 在我的一个参数文件工具中的文件汇编期间，显示警告“在verilog 95 / 2k中不允许使用Waring Root scope decartion。 我使用-vlincdir选项将该文件目录作为包含路径包含在.opt文件中。 我的参数文件如下： - //文件的开头 `定义BUS 64 参数data_bus_width = BUS //文件结尾 提前致谢 Vir_1602 
0
|
|
相关推荐
8个回答
|
|
|
嗨，
是否有可能分享完整的设计以重现我的问题？ 请参阅本文，其中包含有关参数的有用信息。 http://ocw.mit.edu/courses/electrical-engineering-and-computer-science/6-884-complex-digital-systems-spring-2005/related-resources/parameter_models.pdf 在原帖中查看解决方案 |
|
|
|
|
|
嗨，
是否有可能分享完整的设计以重现我的问题？ 请参阅本文，其中包含有关参数的有用信息。 http://ocw.mit.edu/courses/electrical-engineering-and-computer-science/6-884-complex-digital-systems-spring-2005/related-resources/parameter_models.pdf |
|
|
|
|
|
嗨，请参考以下可能有用的主题http://forums.xilinx.com/t5/Simulation-and-Verification/ISIM-running-out-of-memory/td-p/305247
谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
感谢Manusha的回复
但由于comapny政策，我无法分享确切的设计 但我给了我的参数文件的原型和我在我的一些模块中使用的data_bus_width参数。 当我试图调试; 删除分配，即“参数data_bus_width =`BUS”到data_bus_width = 64“或某个数值后，这个错误已经解决，但我想知道是什么问题; 在你的最后创建senario 你可以写 模块x（...）; input data_bus [data_bus_width-1：0]; 输出.. 。 。 。 endmodule 并使用参数文件，当我使用gui相同的文件时，还有一件事; 这个错误不会发生 感谢致敬 Virat Sharma |
|
|
|
|
|
|
|
|
|
|
|
嗨manusha
在模块声明中，我已经在模块声明之后包含了文件 Modudle xyz（..）; `include param.v .... ... .. endmodule |
|
|
|
|
|
嗨，检查http://forums.xilinx.com/t5/Synthesis/Alternatives-to-parameter-in-Verilog/td-p/305837
谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
您好@ vir_1602，以上建议是否帮助您找到所需信息？
如果是，请通过标记解决方案来关闭线程。 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2320 浏览 7 评论
2729 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2217 浏览 9 评论
3295 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2366 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
651浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
458浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
218浏览 1评论
666浏览 0评论
1859浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2595
评论
淘帖
186
