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5个回答
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您没有提供足够的信息来形成受过良好教育的回应。
你的目标是什么设备？ PLL是如何配置的？ 反馈路径是什么？ PLL相位如何变化？ 你如何衡量时钟到达时间？ 这是你在模拟或实际硬件中看到的东西吗？ - Gabor |
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我想调整clkout1的相位以满足偏移的时间。
我调整clkout1的阶段，然后运行映射，在地点和路线之后我做时序分析。 我通过公式设置slack =所需时间来计算时钟到达的时间 - （数据路径 - 时钟路径 - 时钟到达+时钟不确定）。 Problem_about_Clock_Arrive.pdf 33 KB |
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好的，所以你给我看了一个时间报告，显然时钟相位设置为0.0
你说你试过改变时钟阶段，但没有改变到达时间。 你能用改变的时钟相位设置发布另一个时序报告吗？ - Gabor |
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我附加了两个在同一个映射中生成的twx文件。我可以看到时钟到达时文件FPGA_TOP.twx中的时钟相位发生了变化，而文件Analysis 2.twx中没有更改。我无法理解这种情况。
FPGA_TOP.twx 645 KB 分析2.twx 251 KB |
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只有小组成员才能发言，加入小组>>
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