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【雨的FPGA笔记】基础实践-------IP核中PLL的使用

2020-1-13 18:13:48 3745 笔记 FPGA 基础 IP核

0 PLL锁相环，可以对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频和分频，相位偏移和可编程占空比的功能。内容：配置一个100MHz的时钟，一个25MHz的时钟和一个50MHz的相位偏移180的时钟。首先建立一个文件在ip核目录里搜索ALTPLL 然后在工程文件的par文件里建立一个文件夹ipcore将刚刚的变化保存到文件里命名为pll_clk 然后点击ok就会出现配置过程界面 FPGA系统晶振为50MHz，操作选择正常模式就可以，创建一个areset信号来重置pll 还有创建一个锁locked信号，在信号由低电平变为高电平时代表输出时钟稳定。高级参数设置就不用管了，然后下一步然后是时钟的扩频和带宽，一般不设置，还有时钟切换，FPGA一个时钟晶振50MHz够了，一般不需要配置，然后下一步配置需要的时钟c0,c1,c2,然后下一步然后下一步将生成的文件添加到工程，在ipcore文件里就会有文件打开pll_clk.v文件可以看到把模块在工程代码里例化一下就可以用了。引脚分配在图中3个管脚当然其他可用的都可以。仿真过程需要打开quartus II所在文件夹把altera_mf文件添加到tb文件夹中下面就是和手动仿真有关的操作类似的把ipcore文件夹里pll_clk.v和rtl文件夹里的ip_pll.v添加进来仿真文件 `timescale 1ns / 1ns module ip_pll_tb ; reg sys_clk; reg sys_rst; wire clk_100m; wire clk_25m; wire clk_50m_180deg; always #10 sys_clk = ~sys_clk; initial begin sys_clk = 1'd0; sys_rst <= 1'd0; #100 sys_rst <= 1'd1; #1000 $stop; end ip_pll u_ip_pll( .sys_clk (sys_clk), .sys_rst (sys_rst), .clk_100m (clk_100m), .clk_25m (clk_25m), .clk_50m_180deg (clk_50m_180deg) ); endmodule 复制代码仿真结果 2 ip_pll.zip 5.49 MB , 下载次数: 8
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