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我创建了一个内存控制器(没有选择缓冲区),还使用Corgen创建了一个DCM(在BUFG输出)。
当implimentation time PAR报告以下错误并且无法继续。 这个问题怎么解决?.......... ---------------------------------------------第2阶段:106667未经发布 ; 实时:1分42秒警告:路由:436 - 路由器检测到一个或多个连接的不可路由情况。 路由器将完成设计的其余部分并将其保留为未布线。 此行为的原因是放置问题或不可路由的放置约束。 为了允许您使用FPGA编辑器来隔离问题,以下是(最多10个)此类不可路由连接的列表:Unroutable信号:my_pjt / u_mcb / u_mig_7series_v1_8_memc_ui_top_std / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy /ddr_phy_4lanes_1.u_ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/phaser_out/SYNCIN 不可路由的信号:my_pjt / u_mcb / sync_pulse销:my_pjt / u_mcb / u_mig_7series_v1_8_memc_ui_top_std / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy / ddr_phy_4lanes_0.u_ddr_phy_4lanes / ddr_byte_lane_C.ddr_byte_lane_C / phaser_out / SYNCIN 不可路由的信号:my_pjt / u_mcb / mem_refclk销:my_pjt / u_mcb / u_mig_7series_v1_8_memc_ui_top_std / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy / ddr_phy_4lanes_1.u_ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / phaser_out / MEMREFCLK 。 。 。 。 -------------------------------------------------- - 警告:ParHelpers:360 - 设计未完全路由。 my_pjt / u_mcb / freq_refclkmy_pjt / u_mcb / mem_refclkmy_pjt / u_mcb / sync_pulse -------------------------------------------------- -------- |
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1个回答
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S,
看看你想在FPGA_editor中做些什么。 可能无法将时钟连接到您尝试连接的时钟。 另请参阅CLB用户指南,了解哪些是合法的(可以连接,无法连接)。 听起来你正试图以不同步逻辑设计的方式使用时钟。 不要那样做。 Austin Lesea主要工程师Xilinx San Jose |
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只有小组成员才能发言,加入小组>>
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