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我对PICS完全陌生，我从来没有像这样复杂地工作过。特别地，我想知道是否能够在内部8MHz振荡器上运行时产生11.2896MHz的参考时钟（数据表中的REFCLKO）（8MHz由作为核心时钟的40MHz的PLL提升）。我试图这样做，我查看了范围，结果发现，这个合成的波形具有非常明显的抖动（测量的25ns=1/40MHz抖动），并且频率看起来不正确。把REFCLKO减速到低于8MHz的速度，结果波形很好。在我看来，你可以使用提供的寄存器从40MHz的核心频率中推导出REFCLKO上的11.2896MHz时钟。为什么这不能正常工作？我需要一个频率大于11.2896兆赫的外部晶体振荡器来实现这项工作吗？我在eev博客上看到一篇博文，上面提到了一些效果：即使核心频率从8MHz提高到40MHz，最大可能的外部频率是8MHz，但是没有解释为什么。请帮助！！！！
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更新：我刚刚发现我可以得到超过8兆赫和稳定。当ROTRIM被设置为非零值时，抖动问题上升。随着40 MHz的SysCLK作为RIFCK的输入，RODIV＝2，ROTROM＝0，我看到一个好看的10兆赫的波形在引脚上。RoTrimm设置有什么问题？
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我在SPDIP包中使用PIC32 MX170F256B。
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嗨，戈登，非常感谢你的回复！在我的应用中，我有PLLMUT设置给我一个40 MHz的时钟使用8兆赫的FRC。我的问题是设置RODIV和ROTRIM寄存器，以便将40兆赫细分为11.289兆赫。结果是，控制REFCLK分数N锁相环的RODIV和ROTRIM寄存器将给出一个波形，该波形在两个最近的整数N分频时钟之间交替，使得在某些循环次数上的平均频率是期望的分数频率。例如，除数的方程是2×（RoDiV+（RoTrim/ 512））。假设你想要一个需要2 x（1＋114/512）的因子的频率…REFCLK分数N锁相环将产生周期在(40MHz/2)^-1和(40MHz/3)^-1之间交替的时钟，以使平均频率等于40MHz/2x(1+114/512)。所以在范围上，如果你在这个时钟的上升沿上触发a，你会看到一些触发波形，其中下面的上升沿被延迟一个量化量。我称之为“抖动”，但实际上我认为这是分数N锁相环在做它的工作。我与一个微芯片FAE交谈，显然-编解码器对时钟周期中的这种循环到周期的变化是鲁棒的……现在，我将要做一个从40MHz到10MHz的均匀除法，一旦我完成了这个工作，我将做一个测试，看看编解码器是否能用小数时钟产生好听的音频。10MHz的编解码器对我的应用程序来说是可以的，因为我的IO都是模拟的，所以我不必担心获得准确的采样率。另一个我必须产生具有恒定周期的良好对称波形的想法是使用输出比较来获得正确的频率，以及连接。输出比较引脚返回到ReFLKI引脚。还有一次…
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2019-9-26 09:41:45
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