完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
你好，
尝试编译ac701评估板的BIST项目时出错。 我按照指令xtp194-ac701-bist-c-2014-2.pdf，在我重置synth_1然后点击“生成比特流”后，几十分钟后我在日志中有错误窗口和消息：“TclStackFree：不正确的freePtr。 打电话不按顺序？“ 我做错了什么？ Windows 7,64位，DELL Lattitude E6430。 对不起，我的英语不好。 
0
|
|
相关推荐
15个回答
|
|
|
谷歌搜索只给了我这个：http：//forums.xilinx.com/t5/Synthesis/TclStackFree-incorrect-freePtr-Call-out-of-sequence/td-p/423929
|
|
|
|
|
|
此外，我正在使用Xilinx 2014.2和BIST的新档案。如何在此论坛上编辑消息？
|
|
|
|
|
|
|
|
|
|
|
|
嗨，
你检查了这个答案记录：http：//www.xilinx.com/support/answers/55687.html 还可以通过使用“运行时优化”策略运行综合来尝试。 谢谢， 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
|
|
|
|
|
8Gb ....它仍然是一台笔记本电脑，我们真的不想使用台式电脑。
|
|
|
|
|
|
对此：http：//www.xilinx.com/design-tools/vivado/memory.htm#v7l8Gb绰绰有余......
|
|
|
|
|
|
我试图在合成之前运行“set_param synth.elaboration.rodinMoreOptions {set rt :: extractNetlistGenomes false}”，但没有运气。
|
|
|
|
|
|
两个选项仍然没有运气“set_param synth.elaboration.rodinMoreOptions {set rt :: extractNetlistGenomes false}”
和“运行时优化”...... 试用2013.3版...... 我可以在新用户论坛中打开线程，但是在设计工具论坛中吗？ |
|
|
|
|
|
呃......我不可能在2013.3 vivado下打开我在这里下载的BIST broject（顺便提一下，这是带有电路板的DVD）。
我可以在哪里获得旧版本的BIST项目？ 或者甚至是其他任何我可以编译的小项目？ 谁能帮我？ 我们购买最昂贵的板，并且无法使用.... |
|
|
|
|
|
“INFO：[Synth 8-256]完成合成模块'ac701_ethernet_rgmii_block'（53＃1）[c：/Karnaukhov/FPGA/Ethernet/Ethernet.srcs/sources_1/ip/ac701_ethernet_rgmii/synth/ac701_ethernet_rgmii_block.v:108]信息：
[Synth 8-256]完成合成模块'ac701_ethernet_rgmii'（54＃1）[c：/Karnaukhov/FPGA/Ethernet/Ethernet.srcs/sources_1/ip/ac701_ethernet_rgmii/synth/ac701_ethernet_rgmii.v:66] TclStackFree：不正确的freePtr。 打电话不按顺序？“ 以太网教程（XTP223）也无法编译.... |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
您好@alexkarnaukhov，
请发布解决方案，并为其他用户的利益标记解决方案。 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
|
它很有效，非常感谢！
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2424 浏览 7 评论
2826 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3375 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1242浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
453浏览 1评论
2008浏览 0评论
732浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1713
评论
淘帖
2244
