完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
我正在使用Zynq ZC702的基本TRD。 我可以运行实现,但是当我生成比特流时,我得到一个错误,说没有许可证使用CRESAMPLE_0组件生成比特流。 我从Vivado设计套件安装的套件中获得了有效许可证。 我还分别为色度重采样器和视频定时控制器创建了许可证。 我的印象是我能够在安装这些许可证的情况下构建和使用参考设计。 我检查了许可证管理器,它显示了actve,为上面提到的两个IP核安装了许可证。 以下是我收到的消息。 谢谢你尽你所能的帮助。 信息:[项目1-484]检查点是使用build 353583open_checkpoint创建的:time(s):cpu = 00:00:50; 逝去了= 00:00:50。 记忆(MB):峰值= 888.352; 获取= 583.574尝试获取功能'实施'和/或设备'xc7z020'INFO的许可证:[通用17-349]获得功能'实施'和/或设备'xc7z020'INFO的许可证:[通用17-83] 释放许可证:ImplementationERROR:[Common 17-69]命令失败:此设计包含不支持比特流生成的内核:system_top_i / Video_Capture / CRESAMPLE_0(v_cresample Version 3) 执行“write_bitstream -force system_top_wrapper.bit”信息:[共同17-206] 2014年2月21日星期五15:25:32退出Vivado ... _______________________Baker Process& Engineeringhttp://www.bakerpe.com |
|
相关推荐
6个回答
|
|
我最终搞清楚发生了什么。
基本TRD文件适用于Vivado 2013.3。 我最初执行脚本来创建项目,然后以新名称将项目保存为新项目。 然后,我在Vivado 2013.4中打开了该项目,并在获得Chroma Resample IP核许可证之前更新了IP核并生成了IP。 当我到达生成比特流的步骤时,它将失败。 我从头开始,在安装了IP核许可证之后,我从基础TRD tcl脚本重新生成了项目,然后在Vivado 2013.3中再次打开了项目。 然后我按照以前的步骤进行操作,保存为新项目,在Vivado 2013.4中打开,并更新任何IP。 然后我可以生成比特流。 我相信这是因为这次IP生成时许可证处于活动状态。 _______________________Baker Process& Engineeringhttp://www.bakerpe.com 在原帖中查看解决方案 |
|
|
|
|
|
|
|
对不起,应该提到。
我正在使用2013.4 _______________________Baker Process& Engineeringhttp://www.bakerpe.com |
|
|
|
嗨,你能附加xinfo文件吗?尝试重新生成IP的输出产品并重新运行流程。谢谢,Deepika。
谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
我最终搞清楚发生了什么。
基本TRD文件适用于Vivado 2013.3。 我最初执行脚本来创建项目,然后以新名称将项目保存为新项目。 然后,我在Vivado 2013.4中打开了该项目,并在获得Chroma Resample IP核许可证之前更新了IP核并生成了IP。 当我到达生成比特流的步骤时,它将失败。 我从头开始,在安装了IP核许可证之后,我从基础TRD tcl脚本重新生成了项目,然后在Vivado 2013.3中再次打开了项目。 然后我按照以前的步骤进行操作,保存为新项目,在Vivado 2013.4中打开,并更新任何IP。 然后我可以生成比特流。 我相信这是因为这次IP生成时许可证处于活动状态。 _______________________Baker Process& Engineeringhttp://www.bakerpe.com |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2427 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
755浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-22 05:31 , Processed in 1.323395 second(s), Total 89, Slave 72 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号