完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我正在与VC707评估板进行硬件协同仿真。
当数字端口很小时，模拟工作正常。 但是，当端口数量很大时，HW co-sim输出一些我们的结果，即使我只是将输出分配为1。 有没有人在VC707上有类似的问题？ 这是我用来测试的简化代码 模块add_and_set2（clk，a，b，c，d，e，f，g，h，dg）; //定点参数参数N = 2; 参数LEN = 22; //设置输入输入clk，e; 输入[LEN * N - 1：0] a，b，c，d; //设置输出输出f，g，h，dg; reg [LEN * N：0] f，g; reg [N - 1：0] h = {N {1'b1}}; reg dg = 1'b0; 总是@（posedge clk）开始dg结束总是@（posedge clk）开始h结束总是@（posedge clk）开始f g end endmodule module add_and_set2_tb（）; 参数LEN = 22; 参数N = 2; reg clk = 0; 最初开始＃0永远＃1000 clk =！clk; end reg [LEN * 2 - 1：0] a，b，c，d; 注册; 电线[LEN * 2：0] f，g; 线[N - 1：0] h; 电线dg; add_and_set2＃（。LEN（LEN）,. N（N））uut（clk，a，b，c，d，e，f，g，h，dg）; 初始开始＃0 a = 0; b = 0; c = 0; d = 0; e = 0; ＃2000 a = 1; b = 0; c = -1; d = 0; e = 1; ＃2000 a = 0; b = 1; c = -1; d = 1; e = 1; ＃2000 a = 1; b = 1; c = -1; d = -1; e = 0; 结束模块 附加波形，其中h信号应为1，但模拟输出一些随机数据。 
0
|
|
相关推荐
9个回答
|
|
|
嗨，为什么你每次只使用不同的总是阻止作业。
此致，Pratham -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
>或者我应该要求RMA？
我没有在这个帖子中看到任何表明您的硬件存在物理问题而需要RMA的信息。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
到目前为止，你所展示的只是一个模拟波形，所以这与硬件无关。我也用你发布的代码制作了一个项目并用Vivado运行，我在10us模拟过程中没有看到任何机会。
- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2429 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2298 浏览 9 评论
3378 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2468 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1364浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
596浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
460浏览 1评论
2013浏览 0评论
738浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
883
评论
淘帖
1029
