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我正在寻找使用带有ML605开发板的XM105调试卡，但是我从用户指南和调试板原理图中注意到每个LVDS对的引脚编号是奇数或偶数，例如J2pins1到4：
FMC_HB00_CC_P =引脚1 FMC_HB10_P =引脚2 FMC_HB00_CC_N =引脚3 FMC_HB10_N =引脚4 这意味着如果你想在LVDS对HB00上带一个LVDS时钟，P和N不在IDC带状电缆的相邻导体上，即。 它们都与其他对交错，从信号完整性的角度来看这是不好的。 有没有人发现这是一个问题？ 或者有这种安排的理由吗？ 此外，如果你想使用单端I / O，似乎没有带来理由。 
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4个回答
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我同意这种引脚布局似乎很好。
我不知道有一个参考设计使得引脚排列“不正确”，但它肯定会导致'干净'差分对互连的问题。 话虽如此，这是一个部分解决方法：使用'Ultra-DMA'样式的并行IDE电缆。 它的每端都有一个2x20的接口，但是它是一根.025“间距的扁平电缆，其中”埋入式“导线连接在一起，形成一个GND引脚。 那么...... 40个埋地GND导线连接到电路板上的GND？ 我会把那个留给你。 你需要在某个地方进行一些黑客攻击，以便将GND连接到XM105接头（从而连接到电缆。 只是一个（不是非常优雅）的建议...... - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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它们只是并排引脚。
在J2中，一个（左）coloumn包含1,3,5,9等奇数引脚。 其他coloumn（右）包含2,4,6,8等偶数针脚。 所以LVDS对引脚是并排的。 没有SI问题。 它是经过测试和改进的板。 马赫什 |
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它们只是并排引脚。
在J2中，一个（左）coloumn包含1,3,5,9等奇数引脚。 其他coloumn（右）包含2,4,6,8等偶数针脚。 我认为你误解了正在提出的问题，马赫什。 如果差分对连接到双行标题，许多设计人员（包括我自己）会将差分对连接到一对奇数和偶数标题引脚 - 而不是两个偶数引脚或两个奇数引脚。 所以LVDS对引脚是并排的。 是的，但不在轴上，这有利于连接到2排接头的电缆中的信号完整性考虑因素。 下面是XM105电路板原理图的一部分，显示了标题J2，以及标记为红色的差异对。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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是。
我知道了。 如果是1＆amp; 2是LVDS对然后在FRC cale中导体并排。 然后在所有情况下都没有问题。 但是，如果是板对板连接或子板连接，甚至1＆amp; 3对也没有给出SI问题。 我们可以通过这种方式布置PCB轨道。 在FRC电缆的情况下你是对的，它们不会并排。 马赫什 |
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