如何实现流量控制的CTS和RTS信号？

但我不明白如何实现流量控制的CTS和RTS信号。
这些信号是否必要？
如果您想要或需要在'硬件'中实现流控制，RTS / CTS信令就是这样做的。
如果您想要或需要在“软件”中实现流量控制，那么XON / XOFF信令就是这样做的。
如果您不需要或不想要流量控制（就绪/忙碌握手），那么这些都不是必需的。
这些信号类似于FIFO'FULL'标志。
RTS是FPGA从PC接收的信号。
CTS是FPGA发送给PC的信号。
这个网页可以帮助你。
它描述了哪些信号在哪些DB-9引脚上，哪些信号由PC驱动，哪些信号由FPGA驱动。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。

>这些信号是否必要？
如果您不关心由于缓冲区溢出而丢失的数据，那么它们就不是必需的。
如果您决定使用它，ML605和CP2103确实支持RTS / CTS流量控制。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

因此，如果我不关心流量控制，Kevin Chapman实施的变送器模块没有变化就足以满足我的项目，不是吗？
我尝试用picoblaze以这种方式传输，我使用Putty（而不是Hyperterminal，不存在于Windows Vista中）来接收数据，但窗口中没有任何内容......
程序的行为模拟是可以的，数据正确地从data_out端口输出。
我不明白是什么问题......

我尝试用picoblaze以这种方式传输，我使用了Putty
（而不是超级终端，Windows Vista中不存在）用于接收
数据但窗口中没有任何内容......程序的行为模拟正常，数据正确地从data_out端口输出。
我不明白是什么问题......
一些可能性：
FPGA和Putty之间的波特率不匹配
Putty COMx：端口选择不正确。
串行电缆不匹配（请参阅：null调制解调器）
从FPGA发送的数据不是可查看的ASCII
这是一个开始。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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我意识到问题已经存在于路由后仿真中，serial_out输出仍然固定为0。
我编译唯一的tx_uart宏（实例化bbfifo_16x8和kcuart_tx），我看到所有输入信号都已在地图中删除。
为什么？
tx_uart和整个系统的行为模拟似乎没问题，但显然不是因为这样的路径后模拟。
你可以帮我吗？
谢谢。

我编译唯一的tx_uart宏（实例化bbfifo_16x8和
kcuart_tx）我看到所有输入信号都已在地图中删除。 
为什么？
感谢您描述手头的真正问题，恩里科。
遗憾的是你在最初的帖子中没有提到这一点，它会挽救我们两个人的时间。
合成器移除（“修剪”）未使用或未驱动的信号和逻辑。
如果UART模块的输出没有连接到FPGA的外部或内部，那么整个UART模块将被“修整”，并且专门连接到UART模块的输入信号也将被“修整”。
“修剪”在“设计摘要”报告中报告。
您可以浏览它们并尝试确定修剪发生的原因，或者您可以检查代码是否断开连接或打字错误。
此外，如果未驱动时钟输入，则将完全修整时钟逻辑块。
- 鲍勃埃尔金德
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如果我有点困惑，我很抱歉，我正在努力找出与你讨论的真正问题。
我不明白我的UART模块是如何被修整的，我只需将系统的输出连接到ML605板的J25引脚，这应该对应于可以从FPGA传输串行数据的输出。
这是传递串行数据的正确方法还是我错了？

恩里科，
我不知道你在FPGA设计方面的经验。
对于这篇文章，我将假设你是一个排名初学者。
FPGA设计软件XST将为您组装FPGA设计。
您必须告诉XST使用哪些块以及它们如何连接。
XST会将您指定的块放在FPGA中并为您绘制实际连接。
如果XST发现块的输入未连接，XST将把块从设计中抛出。
毕竟，如果块的输入没有被控制，计时或以其他方式驱动信号，XST认为该块不会做任何有用的事情。
如果XST发现块的输出未连接，XST将把块从设计中抛出。
如果没有使用块输出的任何内容，可以在不影响设计中任何其他内容的情况下抛出块，并且抛出块将为可用和正在使用的块提供更多空间。
如果XST看到一个带有复位信号的模块，并且复位信号未连接或始终有效，则XST会将块（无论多大和多么美妙）减少到几个总是产生'0'或''的门。
1。
这将以最简单的形式替换整个块，该形式产生相同的输出，当块一直保持在复位状态时，该块将由块生成。
如果XST看到一个时钟逻辑块（带寄存器），但该块的时钟信号未连接（或总是'0'或'1'），那么XST将把块从设计中抛出并用一些替换它
总是产生'0'或'1'的门。
少数门表示上电时钟控逻辑块的相同状态，给定丢失的时钟输入是完全合理的替换。
显然，由于上面列出的一个或多个原因，XST观察到您的设计中不需要UART模块。
如果UART连接到块“ZED”，并且XST将“ZED”块从设计中删除，因为（例如）它经常复位，那么XST足够聪明，可以意识到UART块不再连接到
（抛出并不再存在）“ZED”块。
如果UART模块在FPGA内部的唯一连接是“ZED”模块，那么一旦“ZED”被抛出，UART就会变为未连接 - 然后UART被抛出。
在设计综合报告中，XST确实为您提供了关于修剪逻辑的位置和原因的一些线索（请参阅ISE中的“设计摘要”窗格）。
不幸的是，你有时不得不涉及数十亿甚至数十亿行的“修剪”报告，以便在你设计的“修剪”开始时到达。
在这种情况下，有时需要逐行手动审查您的设计代码，以便找出代码出错的地方。
有时，预合成模拟可以为您提供查看缺失连接，常量重置，丢失时钟等所需的线索。
对于最有经验的FPGA设计人员来说，逻辑上会出现意外和不需要的修整。
通过使用工具，设计语言和代码获得使用经验，调试大规模修剪变得更加容易。
我希望这有帮助。
- 鲍勃埃尔金德
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