完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
有没有人能够在斯巴达601入门套件板上运行ti模式eth mac v4.3设计实例。
我遇到了以下错误，发现没有为正确的斯巴达芯片创建ucf文件。 错误：包装：2309 - 发现适合此设备的“IOB”类型的粘合剂太多.ERROR：Map：237 - 设计太大，无法容纳设备。 请查看“设计摘要”部分，了解设计的哪个资源要求超出了设备中可用的资源。 请注意，报告的切片数量可能无法准确反映，因为它们的包装可能尚未完成。 
0
|
|
相关推荐
11个回答
|
|
|
SP601基础参考设计包括以太网。
http://www.xilinx.com/products/boards/sp601/reference_designs.htm 您收到的错误消息表明您的设计有太多IO。 这表明您没有针对SP601板和连接到FPGA的器件的设计。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
在LogiCORE程序中选择了SP601入门工具包板fpga（如附件中所示）。
这是我看到的唯一可以输入设备目标信息的地方。 然后我选择编译corgen提供的example_design。 但是，当打开ucf文件时 - 这是为： CONFIG PART = xc6slx45tfgg484-2 我是否必须手动更改此文件，或者我是否遗漏了可以为我的特定设备创建此文件的内容？ |
|
|
|
|
|
Coregen没有董事会的概念，只有EDK的Base System Builder才有这个概念。
Coregen示例文件只是为了展示如何使用核心。 通常，它们不包含所有可能的部件/包装组合。 这有例外，例如MIG和IBERT核心。 如果在自定义核心时没有看到任何选择引脚位置的选项，则它不会特定于项目选定的零件/包。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
嗨ntropy，
我正试图在我的斯巴达3e板上实现三模式以太网mac v4.1设计时遇到同样的问题。 coregen生成的.ucf文件适用于：“CONFIG PART = xc3s1200efg400-4;”，此文件中使用的引脚不是斯巴达3e器件的一部分。 你能告诉我你是如何克服这个问题的（我希望你能做到的）。 谢谢 |
|
|
|
|
|
您需要阅读用户手册和/或电路板原理图，以找到用于以太网PHY的引脚位置。
此信息将允许您使用正确的信息修改UCF文件。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
Timscho，
我还有一个Spartan3E板，并开始通过并更改UCF文件。 然而，仍然有一些我无法路由。 到目前为止我的问号是什么？ 在我无法路线的地方。 另一个问题是关于gemii_rx_dcm放置的错误。 如果您有任何信息可以解决我遇到的问题，请与我分享。 INST * gmii_rxc_dcm CLKOUT_PHASE_SHIFT = FIXED; INST * gmii_rxc_dcm PHASE_SHIFT = -33; INST * gmii_rxc_dcm LOC = DCM_X2Y0;＃关闭去歪斜调整以减少时钟抖动，相移用于对齐clockINST * gmii_rxc_dcm DESKEW_ADJUST = SOURCE_SYNCHRONOUS; #add pin LOC在gmii_tx_clk上以防止不可路由的放置INST“gmii_tx_clk”LOC =“T7”; INST“gmii_rx_clk”LOC =“V3”; INST“gmii_rx_dv”LOC =“V2”; INST“gmii_rx_er”LOC =“U14”; INST “gmii_rxd”LOC =“V8”; INST“gmii_rxd”LOC =“T11”; INST“gmii_rxd”LOC =“U11”; INST“gmii_rxd”LOC =“V14”; INST“gmii_rxd”LOC =“U14”; INST “gmii_rxd”LOC =“？”; INST“gmii_rxd”LOC =“？”; INST“gmii_rxd”LOC =“？”; 错误：MapLib：30 - 在trimac_locallink / trimac_block / gmii_interface / gmii_rxc_dcm上的LOC约束DCM_X2Y0无效：设备上没有此类站点。 要绕过此错误，请设置环境变量“XIL_MAP_LOCWARN”。 消息由ntropy在01-29-2010 10:38 AM编辑 |
|
|
|
|
|
这是该问题的新方面：
我试图实现的Design_example不适合我的Spartan 3e板。 此示例旨在实例化我的板上不支持的千兆以太网流量，因为PHY仅适用于10/100 Mbit以太网。 我改变了电路板的原理图，发现FPGA通过两个4数据链路连接到PHY; tx_data（0 ... 3）和rx_data（0 ... 3）。 example_design使用8-data链接连接模块“gmii_if.vhd”。 所以我必须找到适合我的电路板的example_design。 我再次使用coregen生成MAC内核，这次我在Tri Mode Ethernet MAC窗口中检查了PHY接口选项“MII”。 这个“新”example_design有一个模块mii_if.vhd而不是gmii_if.vhd。 mii_if.vhd根据电路板原理图将PHY与4数据链接接口。 我可以生成编程文件，没有任何问题。 Ntropy，我不确定这个解决方案是否也适用于你的主板。 您应该查看电路板的原理图，因为Mcgett建议我们了解FPGA如何连接到PHY以及您的PHY是否支持千兆以太网。 我在等你的回复。 祝你好运！ |
|
|
|
|
|
Timscho，
您是否让您的项目使用Spartan 3E入门套件？ 由于路由问题，我无法使其正常工作。 你认为你能把你的工作项目寄给我吗？ 我只需要一个接口工作来发回数据并从pc发送到spartan3e套件。 非常感谢你 |
|
|
|
|
|
不，我仍然没有使用环回功能，换句话说，我没有从FPGA到我的电脑的任何数据包。
我扩展了“trimac_block”以检测mii_rx_clk和mii_rxd信号是否来自FPGA。 我创建了一个简单的监控模块，连接到电路板上的LED。 我发现mii_rx_clk即将进入FPGA，但我无法在FPGA上检测到任何mii_rxd。 不是很好。 我开始相信我的主板上的PHY存在硬件问题。 由于没有从FPGA到PHY的复位信号，我不明白PHY是如何被重置的。 你觉得这怎么样？ 你好吗？ 你是否实现了“tri_mode_eth_mac_ug138.pdf”的网表？ 你得到哪些约束错误？ 我需要哪个项目？ timscho |
|
|
|
|
|
|
|
|
|
|
|
我正在使用SP601 ll_temac参考设计：
http://www.treck.com/xilinx.php 我建议下载他们的参考设计并运行它。 祝你好运。 比利。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2322 浏览 7 评论
2734 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2217 浏览 9 评论
3295 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2369 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
655浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
463浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
222浏览 1评论
669浏览 0评论
1861浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1589
评论
淘帖
1362
