完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，我有Hitech Global的HTG-V5_PCIE卡。
使用Xilinx的eample PIO设计（UG341的附录A），我可以在卡上运行x8 PCIe PIO设计。 要使其工作，唯一需要的更改是将PCIe参考时钟更改为引脚Y4，Y3与ucf文件中的默认P4，P3引脚。 我怀疑GTP_DUAL_X0Y4，X0Y3磁贴在X4，X1实现中没有接收时钟。 （我无法让一个LED闪烁，以便在refclkout时钟上运行一个计数器）。 我正在为PCIe核心使用10.1 SP2和coregen PCIe块加ver 1.8。 x8工作正常。 是否有指令或某些东西会强制时钟到2个瓷砖？ 或者是别的什么？ 在此先感谢您的帮助。 保罗 
0
|
|
相关推荐
12个回答
|
|
|
谢谢（你的）信息。
在与Hitech Global交谈并根据您从Xilinx获得的信息后，我认为抖动衰减器是一个好主意而不是问题。 显然，需要将其设置为适当的设计设置，但我不认为它是任何问题的根源。 基于Jake的评论，我在x1 PIO设计中的时钟进入的地点放置了一个虚拟GTX（在我的情况下我有一个FX100T）（这不是第一个通道的GTX的站点）我是 现在获得REFCLKOUT时钟（可能是其他时钟）。 在我的情况下，我使用AF3 / AF4作为时钟，所以我将虚拟GTX_DUAL放在X0Y2。 x1设计仍然没有得到PC的认可，但我认为Jake提到的第二个问题现在可能正在发挥作用--- PC在尝试检测和训练链接时感到困惑。 我将要么关闭上部通道，要么使用内插器解决方案来尝试x1和x4设计，我会告诉你它是怎么回事。 到现在为止还挺好。 顺便说一句，对于虚拟GTX_DUAL，我使用coregen来提供一些更容易实例化和绑定输入的东西，以便它被断电，正如Jake所建议的那样。 再次感谢您分享信息， 保罗G. |
|
|
|
|
|
你好，
我有HTG-V5-DDR3-PCIE（带V5FX100T），我已经尝试了一段时间才能让DDR2工作。 我尝试使用MIG 2.2但没有成功。 我相信我们正在谈论相同的'Xilinx程序'，您可以在其中获取xc5vfx100tff1136.pkg文件，并根据引脚名称拉出填充名称并接近CLB。 如果您能详细说明ucf的手动更改，或者您不介意与我共享工作的ucf文件，我将不胜感激。 提前致谢。 内纳德 |
|
|
|
|
|
嗨Nenad，
我使用了不同的FPGA。 请查看第409页的ug086。有一个程序可以对每个数据引脚执行此操作。 还需要其他东西。 这是我的ucf的一个片段/一些评论，希望他们会帮助 #package xc5vsx95tff1136＃PartGen K.37 #pad pin vref vcco函数最接近diff。 tracelength #name name银行银行名称CLB对（um）#pin IOB_X2Y88 W9 18 18 IO_L15N_18 X83Y44 195S 8561＃X2是正确的，从主最近的CLB中减去4，泡沫，冲洗，重复63xINST“* / gen_dq [0] .u_iob_dq / gen_stg2 _ * .u_ff_stg2a_rise“RLOC_ORIGIN = X80Y44; ＃X84Y44-4 #pin IOB_X2Y85 V8 18 18 IO_L17P_18 X84Y42 197M 12384INST“* / gen_dq [1] .u_iob_dq / gen_stg2 _ * .u_ff_stg2a_rise”RLOC_ORIGIN = X80Y42; ＃X84Y42-4; ...... 祝你好运。 |
|
|
|
|
|
作为我之前回复的快速跟进，关闭未使用的通道或使用插入器确实可以使x1和x4 PCIe设计与Hitech Global卡配合使用。
同样，您必须确保为已经使用的MGT使用时钟输入或实例化虚拟MGT，以便MGT的时钟输入缓冲区处于活动状态。 否则，它似乎运作良好。 问候， 保罗G. |
|
|
|
|
|
嗨保罗，
感谢您及时的回复。 我之前遵循了确切的程序，但我仍有问题。 你有没有看到过这样的错误？ 在我的情况下，它抱怨8个dqs ios中的6个。 错误：位置：730 - I / O时钟缓冲区（BUFIO）“u_ddr2_top_0 / u_mem_if_top / u_phy_top / u_phy_io / gen_dqs [0] .u_iob_dqs / u_bufio_dq s”由IODELAY组件驱动“u_ddr2_top_0 / u_mem_if_top / u_phy_top / u_phy_io / gen_dqs [ 0] .u_iob_dqs / u_idelay_d qs“。 必须将IODELAY组件放入具有时钟功能的I / O磁贴中，并且必须将BUFIO组件放入相应的BUFIO站点。 检测到以下问题：与此结构关联的某些逻辑已锁定。 这应该导致其余的逻辑被锁定。 我们发现了一个问题，我们应该将BUFIO u_ddr2_top_0 / u_mem_if_top / u_phy_top / u_phy_io / gen_dqs [0] .u_iob_dqs / u_bufio_dqs放在芯片边缘，以满足该逻辑的相对位置要求。 |
|
|
|
|
|
嗨，
由于NDA协议，我不能发布整个文件 - 我从MIG 2.2示例开始 - dqs行有限制。 我不知道那个错误。 我所做的是我选择了离Hitech板最近的银行并使用那些来运行MIG2.2 coregen，我多次尝试以获得最佳匹配。 然后我用它作为起始ucf文件并合并在Hitech引脚号中。 我很难确定哪些银行用于时钟，因为我无法让coregen像Hitech那样在银行中放置多少东西。 Hitech说什么？ 保罗 |
|
|
|
|
|
嗨保罗，
我还在11,13,15和17号银行使用了MIG 2.2（与hitech使用的相同）。 但是，我没有尝试多次运行以获得最佳效果。 我现在就会这样做。 Hitechglobal支持没有帮助，因为他们正试图推动他们自己的ddr2控制器。 谢谢你的帮助。 内纳德 |
|
|
|
|
|
|
|
|
|
|
|
卡尔
不幸的是，我从来没有让它工作，最终放弃了那个板。 他们将差分对连接到不是差分的引脚上，因此您无法使用Xilinx MIG，但您必须购买其内存控制器。 正如你在之前的讨论中所看到的那样，正如hitechglobal告诉我的那样，他们以前的主板与MIG兼容，但这一主板并非如此。 以下是Xilinx人员网页对差分对主题的回答： “就差分对没有放在差分对上的问题而言，这是一个严重的问题。我与MIG / MPMC专家讨论了这个问题。你可以尝试使用MPMC3的转发脚本连接到这个e-的MPMC4 邮件（请将扩展名重命名为.ZIP并解压缩。）这些脚本是最新的服务包（SP＃3），计划在下周末发布。但是无法保证这是可行的。第二个选项是尝试 是使用静态PHY。但是再次没有保证信号完整性与你的引脚排列。你很可能处于需要更改引脚以使其正常工作的情况。 希望这可以帮助 |
|
|
|
|
|
嗨，
我正在使用HTG-V5-PCIE V5 LX110T板并试图在我的主板上实现x1通道PCI Express。 有没有人得到它的工作？ 如果是，请帮我弄清楚方法。 提前致谢。 问候， 加扬 |
|
|
|
|
|
None
|
|
|
|
|
|
是的，我有。
见消息3,4和＆amp; 这个帖子中有7个。 基本上，它归结为在正确的位置实现虚拟GTX_DUAL，以确保您有一个活动时钟，然后关闭/断开未使用的通道，以便将板正确检测为x1 PCIe卡。 当然，这些都是因为电路板没有专门设计用于支持x1。 - 保罗G. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2370 浏览 7 评论
2788 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2255 浏览 9 评论
3331 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2420 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
743浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
531浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
345浏览 1评论
748浏览 0评论
1949浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2261
评论
淘帖
1161
