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硬件描述语言(VHDL)是用来描述硬件电路的功能，信号连接关系及时序关系的高级硬件编程语言，设计者可根据VHDL语言法则，对系统的逻辑进行行为描述，然后通过综合工具进行电路结构的综合、编译、优化，用仿真工具进行逻辑功能仿真和系统时序仿真，可在短时间内设计出高效、稳定、符合设计要求的大规模或超大规模的集成电路。
该处理器采用了TOP—DOWN的层次网络模块化设计方法，用VHDL描述了嵌入式PLC的CPU的主要逻辑功能，考虑到嵌入式CPU结构的复杂性和设计的可扩展性，在顶层设计中采用了原理图的方法，通过VHDL对每个单元模块进行了仿真和综合，然后将综合生成的各个模块连接起来，组成了一个整体。 1 系统设计 1.1 系统的功能 该PLC主要是用来与DSP共同实现数控机床中的部分操作，它主要执行一些辅助的逻辑控制。它的主要任务如下： (1)接收从DSP发送过来的指令字，并将其进行译码转换成相应的命令信号，从而执行相应的操作；(2)接收操作面板上的按键信号，并响应相应的操作；(3)给DSP发送应答信号以及状态信息；(4)将处理的结果输出到面板上以驱动相应的继电器。 1.2 系统的组成部分 该系统的核心组成部分是由控制器、运算器以及I/O端口构成，如图1所示。 微处理器设计 控制器：控制器是由程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器等组成，它是发布命令的“决策机构”。运算器：运算器由算术逻辑单元、暂存器以及数据缓冲器等组成，它是数据的加工处理部件。 I/O端口该PLC的I/O点数为l0点输入和8点输出。每个端口由输入寄存器以及相应的端口控制部分组成。 |
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2 系统的FPGA实现
2.1 控制器 控制器的形式主要有组合逻辑控制器和微程序控制器两种，与组合逻辑控制器相比较，微程序控制器具有规整性、灵活性、可维护性等一系列优点，在计算机的设计中使用比较普遍，本控制器的设计采用的也是微程序控制器。微程序控制的基本思想，就是仿照通常的解题程序的方法，把操作控制信号编成所谓的“微指令”，存放到一个只读存储器里。当机器运行时，一条又一条地读出这些微指令，从而产生全机所需要的各种操作控制信号，使相应部件执行所规定的操作。 微程序控制器主要由控制存储器(CM)，微地址产生逻辑，微地址寄存器(uAR)，微指令寄存器(ulR)等组成。 (1)机器指令与微程序。该处理器选取了PLC指令系统中的十条基本指令如表1所示，指令采用十位二进制编码格式。 第9～6位是四位指令的操作码字段；第5位是标志位，用来判断该指令有无操作数(1一有操作数，0一无操作数)；第4～0位是操作数字段。 表中每条机器指令对应一段微程序，一段微程序包含若干条微指令，微程序的设计就具体地可落实到微指令的设计 ，微指令中的控制字段作为控制命令控制计算机的操作，控制字段给出的微命令应包含计算机操作的所有微命令，对微命令给出和表示的方法与所采用的编码方式有关，常用的微命令表示方法有直接表示法、编码表示法、和混合表示法，该设计采用的是将直接表示法和编码表示法混合使用的混合表示法。 该系统中的每条微指令为32位，其中低5位为下地址字段，直接送给微地址寄存器，第5～7位为测试字段，送到微地址产生逻辑电路里面以控制微地址的产生，其余位为用来产生各种微命令的控制字段。 (2)控制存储器。控制存储器中存放的是各指令所对应的微程序，它可以用FPGA中的LPM—ROM模块来实现，如图2所示。Clock为同步时钟信号，address为5位的地址值，q为32位的微指令，当clock上升沿到来时，rom就把address所对应的地址中的值输出给q。 (3)微地址产生逻辑。微地址产生逻辑主要是根据微指令中的测试位及其他相关的条件来控制微地址的产生，它是根据一定的逻辑功能用VHDL语言编写的，并且经过编译和综合后生成的模块，如图3所示。 其中，clk为同步时钟信号，rst为复位信号，q为输出的5位微地址值。其控制流程如下： (1)系统启动时，给出一个rst=1的复位信号，q端便输出“00010”，为输入扫描微程序的入口地址；(2)对应的微指令就从控存中输出，然后该微指令中的5位下地址字段直接输入到din端，3位测试位输入到m端；(3)如果m=“000”，则q端输出的地址值直接加1，且返回(2)继续执行；否则，执行下一步；(4)如果m=“001”，则看i端输入的用户程序指令来判断是否需要取数操作，如果需要，则q端输出各个取数微程序的入口地址；如果不需要，则q端根据i的操作码输出相应指令的微程序入口地址，且返回(2)继续执行；否则，执行下一步；(5)如果m=“010”，q端直接输出din的地址值，且返回(2)继续执行；否则，执行下一步；(6)如果m=“011”，则q端根据i的操作码输出相应指令的微程序人口地址，且返回(2)继续执行。 2.2 运算器 运算器是用来对输入的数据进行算术和逻辑运算的部件，该ALU具有三输入和两输出，d1和d2是参与逻辑运算的两个位数据，其中dl来自外部的取数，d2来自输出暂存器s，sel是指令的操作码。result是运算后的结果，输出后送给了暂存器S，q用来启动定时器，如图4所示。 2.3 RAM RAM用来存储用户程序，它可以用FPGA中的LPM—RAM—DQ模块来实现。其中，wren是读写控制端，当wren=0时为读允许，这时在同步时钟clock的上升到来时沿将address所对应的地址中的内容给输出端q；当wren=1时为写允许，这时在同步时钟clock的上升沿到来时将data端的数据写入到address所指明的地址中，如图5所示。 |
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3 仿真与分析
为了测试指令的运行情况，本文在最后给出了一段基于Quartus II的程序仿真。 仿真时给出了10位输入数据indata=”1 1 10000101”，10.0～10.4分别对应着该数据的第0位～第4位，同样Q0.0和Q0.1分别对应着输出端子的第0位和第1位。 仿真结果的图6中：T1，T2，T3，T4为4个时钟节拍信号，out0和out1分别对应着输出端子Q0.0和Q0.1，因为IO.0和IO.2为1，IO.3和IO.4都为0，因此程序运行的最后结果应该是Q0.0和Q0.1都为1，并且从图6可以看出，仿真结果与此相同，程序运行正确，说明所设计的微处理器及其指令正确可靠。 4 结束语 本文所设计的PLC微处理器具有很强的可修改性和可移植性，并且优化升级也很方便，可以根据特定的需要方便地增删指令和I/O端口的数量，这比传统的PLC具有更大的灵活性。另外，由于FPGA具有很高的密度，能够集成很大的系统，因而极大地提高了系统的可靠性。 |
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