如何使用基于Windows的PC？

嗨乔，
我不确定这是我的代码的最后一个版本，但我认为它的工作正常。
这是我的RS232-TX
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL; ----如果在此代码中实例化----任何Xilinx原语，则取消注释以下库声明.-- library UNISIM
; - 使用UNISIM.VComponents.all; - internal_status（0）ho ricevuto un byte-- status（3）ho trasmesso tutto il byteentity RS232_TX is Port（clk50：in STD_LOGIC; start_TX：in STD_LOGIC; - write enable 
data_to_write：在std_logic_vector中（7 downto 0）：= x“41”;
- 测试用途的默认值tx_end：out std_logic;
- end trasmission txd：out STD_LOGIC：='0'）;结束RS232_TX;架构RS232_TX的行为是 - 50e6 / 115200 = 434.02constant n：整数范围0到512：= 434; - 434;
- 0011 NF xxsignal clko：std_logic：='1';信号移位：std_logic_vector（10 downto 0）;信号bit_tx：整数范围0到15：= 0; beginprocess（clk50，start_TX）变量计数器：整数范围0到2047
：= 0;开始if（clk50 ='1'和clk50'event）然后if（start_TX ='1'）然后counter：= 0;
否则if（counter = n）然后counter：= 0;
clko else clko counter：= counter +1;
万一;
万一;
万一;
结束过程;过程（clko，start_TX）开始if（start_TX ='1'）然后移动elsif（clko ='1'和clko'event）然后if（start_TX ='0'）然后换i到0到9循环移位
（i）结束循环;
万一;
万一;
结束进程;进程（clko，start_TX）开始if（start_TX ='1'）然后bit_tx tx_end elsif（clko ='1'和clko'event）然后if（start_TX ='0'）然后如果bit_tx = 11则tx_end else
bit_tx结束if;
万一;
万一;
结束过程; txd end Behavioral;添加到项目中非常简单，因为你只需要实现一个检查就绪信号的FSM，当ready ='1'时，断言start_TX开始传输。
之后直到准备好返回'1'到下一个字节发送。
这个核心在fpga上使用非常糟糕的romm ...我不认为对于picoblaze

我还有一个Spartan 3入门套件，我试图仅使用RS232端口从PC上获取特定的指令。
有没有人有RS232的RX部分的任何代码

你好Alexgiul！
我是新手（FPGA新手，VHDL新手，ISE新手，自学物理学家）。
在您的RS232传输示例中，您能告诉我如何填写缓冲区“data_to_write”的布局规划吗？ 
另外，你能告诉我为什么（ISE 10.1.3，Spartan 3A）时序约束为clko开了一条线，还有什么放在那里？
我认为clk50是基本的50 MHz时钟，但clko是一个时钟???
提前致谢 ！