怎么利用Synphony HLS为ASIC和FPGA架构生成最优化RTL代码？

2202 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 新思科技公司（Synopsys）目前推出该公司最新研发的Synphony HLS (High Level Synthesis)解决方案。该解决方案集成了M语言和基于模型的综合法，与传统RTL流程相比，能够为通信和多媒体应用提供高达10倍速的更高的设计和验证能力。Synphony HLS为ASIC 和 FPGA的应用、架构和快速原型生成最优化的RTL。 Synphony HLS解决方案架构图 0
2019-8-13 08:21:49　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jerry1978 该类别下有 6 个回答。邀请回答唯安an 该类别下有 5 个回答。邀请回答周小舟1 该类别下有 4 个回答。邀请回答 liese 该类别下有 4 个回答。邀请回答 h1654155957.9852 该类别下有 4 个回答。邀请回答 LY90186 该类别下有 4 个回答。邀请回答 hjh22678 该类别下有 4 个回答。邀请回答 vnwueurw 该类别下有 4 个回答。邀请回答 vtwterwer 该类别下有 4 个回答。邀请回答 ChristineGu 该类别下有 4 个回答。邀请回答 bei232 该类别下有 4 个回答。邀请回答 diaoshayu 该类别下有 4 个回答。邀请回答 nyvvhxcs 该类别下有 4 个回答。邀请回答超级电200 该类别下有 3 个回答。邀请回答 DengQilong 该类别下有 3 个回答。邀请回答 chm2 该类别下有 3 个回答。邀请回答 YY599566 该类别下有 3 个回答。邀请回答 yijiaoyong 该类别下有 3 个回答。邀请回答 jnsahdjhsdu 该类别下有 3 个回答。邀请回答 ben233 该类别下有 3 个回答。邀请回答举报彭玉林相关推荐 • 来自vivado hls的RTL可以由Design Compiler进行综合吗？ 2374 • ASIC到FPGA的代码是怎样进行转换的？ 2871 • HLS中RTL无法导出IP核是为什么？ 380 • 熟悉Vivado HLS基本功能要多少时间？ 1773 • 如何利用现成FPGA开发板进行ASIC原型开发？ 1696 • 如何用FPGA和完整的IP解决方案优化汽车电气架构？ 1478 • 如何选用FPGA和完整的IP解决方案优化其电气架构？ 1679 • 如何用FPGA和完整的IP解决方案优化汽车电气架构？ 1858 • 怎么在Vivado HLS中生成IP核？ 3408 • 请问一下ASIC或FPGA为什么不考虑可移植性？ 1006 2个回答

答案对人有帮助，有参考价值 0 新思科技公司高层级综合法和系统级别营销总监Chris Eddington介绍说，Synphony HLS解决方案可显著地改变ASIC和FPGA在系统验证和嵌入式软件开发中的应用方式。传统的HLS方法继续承担着重要的硬件工程资源，将算法翻译成RTL，在ASIC和FPGA芯片上进行运行。Synphony HLS能够用MATLAB进行高层级仿真和产品编码，这意味着以往要用数月或数年的时间从仿真到达硬件，现在使用Synphony HLS解决方案仅用几小时或几天的时间就能够完成。 Chris Eddington说，这主要原因是Mathworks的MATLAB环境能够在极高的抽象层级上进行简洁地行为表达，现已被广泛地用于算法探索和设计。在这种环境下开发的M语言模型通常在RT 层级 (RTL)下被进行重新编码和重新验证，有些情况下用C/C++进行实施和验证。与效率低下和容易出错的人工重新编码流程不同，Synphony HLS直接从高层次的M语言编码和Synphony HLS — 优化的IP模型库中创建可执行的RTL和C模型。通过采用独特的约束驱动的定点传播功能，设计师们可以快速和直观地从高层次浮点M码的可综合子集中获得定点模型。然后Synphony HLS引擎将合成已从架构上进行了优化的RTL，以满足面积、速度和功耗等目标要求。Synphony HLS允许设计师们能够保留他们喜欢的算法建模语言，无需重新编码和重新验证模型，从而确保了早期的系统级别的验证和核查。

2019-8-13 15:40:11 评论举报谷雪阳

答案对人有帮助，有参考价值 0 据了解，Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构，同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制，通过在语言和模型边界（包括M语言和IP模块）以及整个设计层次上应用排线、编制和约束优化，HLS引擎能够在多层级上进行自动优化。针对ASIC设计，Synphony HLS具备新的先进的时序评估功能，在给定的ASIC技术下，能够自动地利用Design Compiler获取自动排线和快速时序收敛过程中所需的精确信息。对FPGA的设计，Synphony HLS还可为广泛的FPGA产品系列（例如Actel, Altera, Lattice, 和Xilinx等FPGA厂商）提供先进的时序和特定器件优化。这包括在当今FPGA器件中，硬件乘法器、存储器、移位寄存器和其他高级硬件资源的优化映射。 Chris Eddington表示，“有了Synphony HLS，我们能够为系统和软件验证提供一种比竞争对手更快和更可靠的方法。结合Synopsys技术领先的系统原型和硬件辅助验证解决方案，设计团队们能够更加经济和更加可靠地设计和验证他们复杂的芯片和软件。”

2019-8-13 15:40:13 评论举报徐一腾