完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
电子发烧友论坛|
嗨,
我想对来自OV7670相机的数据进行采样。 控制器和fifo存储器使用PCLK计时,PCLK是摄像机的输出。 为了减少任何不确定性,我考虑使用IBUFG“收集”输入时钟,然后将其分配给系统的其余部分。 您是否建议任何其他有用的组件实例化以实现安全可靠的实现? |
|
相关推荐
1个回答
|
|
|
IBUFG只是一个输入缓冲器,它强制时钟信号位于一个支持时钟的引脚上。
它不是时钟分配缓冲区。 通常,当您的HDL代码使用输入引脚作为时钟时,工具将自动推断出BUFG(全局时钟缓冲器),如果为BUFG供电的引脚不支持时钟,您将收到警告或错误。 如果您将时钟引脚设置在器件的时钟输入上,那么您应该只需使用输入引脚作为时钟,工具就会为您插入缓冲区。 在某些特殊情况下,您需要实例化IBUFG,但我不认为这些适用于您的情况。 我快速浏览了OV7670数据表(标记为初步),看起来像素在PCLK的下降沿上改变了值,但很快就足以使它们在PCLK的下一个上升沿保持稳定。 BUFG将引入一些延迟,因此您最好使用PCLK的上升沿来采样像素数据和同步。 - Gabor |
|
|
|
|
只有小组成员才能发言,加入小组>>
3118 浏览 7 评论
3407 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2874 浏览 9 评论
3966 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
3057 浏览 15 评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
1325浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
1167浏览 1评论
/9
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-12-2 13:59 , Processed in 0.645152 second(s), Total 72, Slave 55 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191

淘帖
1453
