【EG4S20-MINI-DEV 试用体验】之新建工程+使用体验补充完整篇

FPGA

本帖最后由山鹰唤蓝雪于 2019-7-22 21:22 编辑

首先介绍关于TD软件的使用体验：
软件启动完成后如下图所示，图中蓝色圈圈所示，和其他FPGA编程软件类似，左键单击 Project → New Project，弹出New Project Wizard对话框，Name和Path分别填新工程的名字和保存路径，这里想提醒一下各位开发者，工程名称和保存路径的名字中最好不要出现中文名称，这是出于WIN系统文件管理的角度考虑，出现中文名称会引起编译软件在打开已有工程时出现闪退，所以要养成这一习惯，当然在TD软件中未发现这一现象。接下来要选对自己开发芯片的系列和具体型号，单击OK完成工程新建。

左键单击选中Hierarchy ，右键选择New Source, 弹出如下图所示对话框，并填写File Type 选择编程语言（我用的是Verilog）,余下两项分别是文件名和保存位置，并勾选Add To Project,不再多说。。

当然，如果我们手里有现成的程序文件，可直接添加，左键单击选中Hierarchy ，右键选择Add Source,在弹出的对话框中选择要添加程序文件即可。

在完成程序添加或编写后，接下来我们进行I/O约束和时序约束，这里重点讲一下I/O约束中发现的某些点：

左键双击I/O Constraint,弹出和Quartus II类似的I/O约束界面：

这里讲一下此界面的使用体验，如上图中被选中的Location项，以往的Quartus II中，此项可以直接输入并检索I/O名称，但在TD中，此功能似乎并不好用，偶尔可以检索到I/O类，如P、M之类，却无法精确锁定具体I/O，需要在下拉项中查找具体I/O,这点比较麻烦，不利于提高效率，不知是否可以优化。当然，我们可以直接添加并修改ADC文件进行I/O约束。自此，本次分享告一段落，感谢安路为FPGA国产化做出的努力！！这点在需要进行国产化替代工作的同志们感触甚大，希望可以早日完成国产化替代。