为什么Spartan-6的IO缓冲区出现了错误？

嗨，
IIC是双向低速协议。
因此SDA / SCL通常在IOB中实现。
因此，当FPGA驱动器中实现I2C控制器时，当sda_t使能时，输出将在sda_o上显示。
sda_t是一个控制信号，它将IOB配置为输出。
--HS
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--------------------------------------------请注意 - 请注明
如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K--
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以下为原文

Hi,
 
The IIC is a bi-directional low speed protocol. So the SDA/SCL are usually implemented in IOB's.
 
So when the I2C controller is implemented in FPGA is driving, the output will be seen on sda_o when sda_t is enabled.
 
sda_t is a control signal that configures the IOB as an output.
 
--HS
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Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful.

Give Kudos to a post which you think is helpful and reply oriented.
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I2C“驱动”为漏极开路，需要电路板上的外部上拉电阻。
你在电路板上使用什么价值的上拉？
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
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提供有用的详细信息（请与网页，数据表链接）.7。
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以下为原文

I2C "drive" is open-drain, and requires external pullup resistors on the board.  What value pullup Rs do you use on your circuit board?
 
-- Bob Elkind
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4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
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嗨鲍勃：
感谢您的回复。
在进行设计时我犯了一个错误，我忘了连接SDA和SCL线上的上拉电阻。
但我在ucf中使用PULLUP约束。
SDA和SCL的文件。
这可以吗？
谢谢
问候
张学友
2014年2月4日



以下为原文

Hi Bob:
 
Thanks for your reply.
I make a mistake when make the design, in which I forget to connect the pullup resistors on SDA and SCL line. But I use the the PULLUP constraints in ucf. file for SDA and SCL. Is that OK?
 
Thanks
Regards
Jacky 
2014-02-04

内部弱上拉很弱，很可能对于典型的I2C工作频率而言太弱。
对于SDA信号，您很可能希望在电路板上添加1K  -  10K值上拉。
对于SCL信号，您有两种选择：
如果I2C通道允许I2C从器件进行时钟延长，则添加上拉。
如果不允许时钟延长，则使用推挽输出驱动（而不是开漏）。
- 鲍勃埃尔金德
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以下为原文

The internal weak pullups are weak, most likely too weak for typical I2C operating frequencies.
 
For the SDA signal you will most likely want a 1K - 10K value pullup added to the board.
 
For the SCL signal, you have two options:

• Add the pullup if your I2C channel permits clock stretching by I2C slaves.
  
• Use push-pull output drive (instead of open drain) if clock stretching is not permitted.
  

 
-- Bob Elkind
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鲍勃：
谢谢你的解释。
现在我对I2C有了很多了解。
我向SDA和SCL添加了2.2K的上拉电阻，但IObuffer的错误问题仍然存在。
我使用两个简单的IObuffer用于I2C总线，如下所示（见附录）。
问题是FPGA中的逻辑和FPGA引脚上的逻辑是不一致的。
确切地说，芯片显示器显示sda_in，sda_out，sda_en，scl_in，scl_out，scl_en的逻辑都在我的逻辑下运行。
但是当我使用示波器查看I2C总线上的信号时，SCL线上没有信号，SDA线上的信号错误。
这个错误的可能原因是什么？
谢谢
问候
张学友
2014年2月4日
附录：
IOBUF＃（。DRIVE（12）,. IOSTANDARD（“LVCMOS33”）,. SLEW（“FAST”））IOBUF_inst001（.O（dac_sda_in），//缓冲输出.IO（IO_DAC_SDA），//缓冲输入端口（连接）
直接到顶级端口）.I（dac_sda_out），//缓冲输入.T（dac_sda_en）// 3状态使能输入，高=输入，低=输出）;
IOBUF＃（。DRIVE（12）,. IOSTANDARD（“LVCMOS33”）,. SLEW（“FAST”））IOBUF_inst002（.O（dac_scl_in），//缓冲输出.IO（IO_DAC_SCL），//缓冲输入端口（连接）
直接到顶级端口）.I（dac_scl_out），//缓冲输入.T（dac_scl_en）// 3状态使能输入，高=输入，低=输出）;



以下为原文

Bob:
 
Thanks for your explaination. Now I have much understanding about the I2C.
 
I add pullup resistor of 2.2K to both SDA and SCL, but the problem of error of IObuffer still exist. I use two simple IObuffer for I2C bus as below (in Appendix).
 
The problem is that the logic in FPGA and that on the FPGA pin are  inconsistent. Exactly,  the chipscope show that the logic of sda_in, sda_out, sda_en, scl_in, scl_out, scl_en are all running under my logic. But when I peek the signal on I2C bus using oscilloscope, there are no signal on SCL line, and the signal on SDA line is wrong.
 
what's the possible reason for this error?
Thanks
Regards
Jacky
2014-02-04
 
Appendix:
 
IOBUF #(.DRIVE(12),.IOSTANDARD("LVCMOS33"),.SLEW("FAST")) IOBUF_inst001 (
.O(dac_sda_in), // Buffer output
.IO(IO_DAC_SDA), // Buffer inout port (connect directly to top-level port)
.I(dac_sda_out), // Buffer input
.T(dac_sda_en) // 3-state enable input, high=input, low=output
);

IOBUF #(.DRIVE(12),.IOSTANDARD("LVCMOS33"),.SLEW("FAST")) IOBUF_inst002 (
.O(dac_scl_in), // Buffer output
.IO(IO_DAC_SCL), // Buffer inout port (connect directly to top-level port)
.I(dac_scl_out), // Buffer input
.T(dac_scl_en) // 3-state enable input, high=input, low=output
);

您可能正在探测错误的信号引脚，或者您正在将I2C信号分配给错误的IO引脚。
这是我的猜测。
您的设计是否有其他迹象表明FPGA上的“运行”？
您确定您的FPGA配置代码已加载并正在执行吗？
系统时钟是否正常运行？您是否检查过综合报告的引脚排列报告？
就您的SDA / SCL IO缓冲区编码而言，您仍有问题。
开漏意味着您不驱动“高”电平，只驱动“低”输出电平，外部电阻提供“高”信号电平。
这有意义吗？
以下是SDA / SCL信号的典型I2C编码方式：
分配I2C_SDA_T =〜（SDA_OUT_ENA＆amp;＆amp;！SDA_OUT）;
// T引脚变为低电平以驱动输出低电平
IOBUF IOBUF_inst001（.O（SDA_IN），//输入缓冲输出.IO（I2C_SDA），//缓冲输入端口（直接连接到顶级端口）.I（1'b0），//输出缓冲输入，始终为低电平
.T（I2C_SDA_T））;
// LOW驱动输出LOW，否则为HIGH
分配I2C_SCL_T =〜（SCL_OUT_ENA＆amp;＆amp;！SCL_OUT）;
// T引脚变为低电平以驱动输出低电平
IOBUF IOBUF_inst002（.O（SCL_IN），//输入缓冲输出.IO（I2C_SCL），//缓冲输入端口（直接连接到顶级端口）.I（1'b0），//输出缓冲输入，始终为低电平
.T（I2C_SCL_T））;
// LOW驱动输出LOW，否则为HIGH
- 鲍勃埃尔金德
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以下为原文

You probably are either probing the wrong signal pins or you are assigning the I2C signals to the wrong IO pins.  That's my guess.

• Are there other signs of your design working and 'running' on the FPGA?
  
• Are you sure your FPGA configuration code is loaded and executing?
  
• Is the system clock running properly?Have you checked the pinout report from synthesis?
  

As far as your coding of the SDA/SCL IO buffers, you still have a problem.  Open-drain means that you do not drive 'high' levels, you only drive 'low' output levels, and the external resistor provides the 'high' signal level.  Does this make sense?
 
Here is typical I2C coding style for SDA/SCL signals:
 
assign I2C_SDA_T = ~(SDA_OUT_ENA && !SDA_OUT);  // T pin goes LOW to drive output LOW
IOBUF IOBUF_inst001 (
.O  (SDA_IN),      // Input buffer output
.IO (I2C_SDA),     // Buffer inout port (connect directly to top-level port)
.I  (1'b0),        // output buffer input, always LOW
.T  (I2C_SDA_T) ); // LOW to drive output LOW, otherwise HIGH
 
assign I2C_SCL_T = ~(SCL_OUT_ENA && !SCL_OUT);  // T pin goes LOW to drive output LOW
IOBUF IOBUF_inst002 (
.O  (SCL_IN),      // input buffer output
.IO (I2C_SCL),     // Buffer inout port (connect directly to top-level port)
.I  (1'b0),        // output buffer input, always LOW
.T  (I2C_SCL_T) ); // LOW to drive output LOW, otherwise HIGH
 
-- Bob Elkind

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Bob：谢谢。虽然我将i2c iobuffer更改为您所说的样式，如下所示，但ISE在生成位文件时仍会报告错误。
分配scl =（scl_en）？
（（scl_clk）？1'bz：1'b0）：1'bz;赋值sda =（sda_o）？
1'bz：1'b0; ISE报告错误如下：错误：PhysDesignRules：368  - 信号不完整。
信号不是由设计中的任何源引脚驱动的.ERROR：PhysDesignRules：368  - 信号不完整。
信号不是由设计中的任何源引脚驱动的。为什么工具会报告这种错误。谢谢问候Jacky2014-02-07



以下为原文

Bob:
Thanks.
While I change the i2c iobuffer to the style as you said, which is showed below, the ISE still report a error when generating the bit file.

assign scl = (scl_en)? ((scl_clk)? 1'bz : 1'b0) : 1'bz;
assign sda = (sda_o)? 1'bz : 1'b0;

The ISE report error like this:

ERROR:PhysDesignRules:368 - The signal is incomplete. The signal is not driven by any source pin in the design.
ERROR:PhysDesignRules:368 - The signal is incomplete. The signal is not driven by any source pin in the design.

Why the tools report this kind of error.

Thanks
Regards
Jacky
2014-02-07

示例和模板的整个概念是您必须重命名信号以适合您的设计。
您的代码必须提供缺失的信号，或者您应该重命名信号以匹配设计中的信号。
这有意义吗？
- 鲍勃埃尔金德
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以下为原文

The whole idea of examples and templates is that you must rename signals to fit into your design.  Your code must provide the missing signals, or you should rename the signals to match those in your design.  Does this make sense?
 
-- Bob Elkind
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鲍勃：谢谢。我不明白你的观点。
我在顶级实例化模块并将scl和sda直接连接到顶级端口，如下面的代码所示：DAC_CONFIG dac_u1（.clk（CLK_GC_40M），//系统时钟.st（reset_i2c），//系统复位。
i2c_config_en（i2c_config_en），。dout（dout）,. scl（IO_DAC_SCL），// i2c总线的串行时钟输出.sda（IO_DAC_SDA）// i2c总线的串行数据输出）;我检查scl和sda信号是否为
在每个级别正确连接。
为什么ISE报告错误如此？ThanksRegardsJacky



以下为原文

Bob：
Thanks.
I do not get your point.
I  instantiate the module in the top level and connect scl and sda directly to the top level port, as the code below shows:

DAC_CONFIG dac_u1(
  .clk(CLK_GC_40M),            // system clock
  .rst(reset_i2c),            // system reset
  .i2c_config_en(i2c_config_en),
  .dout(dout),
  .scl(IO_DAC_SCL),            // serial clock output of i2c bus
  .sda(IO_DAC_SDA)             // serial data output of i2c bus
    );

I check it that the scl and sda signal are connected correctly in each level. why the ISE report error like this ?

Thanks
Regards
Jacky

建议您发布顶级模块和模块DAC_CONFIG的源代码。
- 鲍勃埃尔金德
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以下为原文

Suggest you post your source code for top-level module and for module DAC_CONFIG.
 
-- Bob Elkind
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鲍勃：
谢谢
在设计中，我使用Simple2Master模块来实现基本的I2C读写。
然后模块ctp_cosole将为DAC寄存器实现32位写或32位读。
在DAC_config模块中，提供了DAC器件的整个配置。
DAC_CONFIG模块在顶层实例化，scl和sda信号直接连接到顶层端口。
谢谢
问候
张学友
DAC_CONFIG.v 3 KB
ctp_console.v 5 KB
SimpleI2CMaster.v 8 KB



以下为原文

Bob:
 
Thanks
 
In the design, I use the module Simple2Master to implement basic I2C read and write. Then the module ctp_cosole is to implement a 32bit write or 32 bit read for DAC register. In the DAC_config module, the whole configuration for a DAC device is meeted. 
 
And the DAC_CONFIG module is instantiated in the top level and the scl and sda signal is connected directly to the top level port.
 
Thanks
Regards
Jacky
 
            DAC_CONFIG.v ‏3 KB                ctp_console.v ‏5 KB                SimpleI2CMaster.v ‏8 KB

鲍勃：
我在这里发布了顶级文件
TI_ADC_TOP.v 14 KB



以下为原文

Bob:
 
I post the top-level file here
            TI_ADC_TOP.v ‏14 KB

错误消息表明通过代码在连接链中的某处错误键入了信号名称。
我没有看到任何明显的错误。
其他的建议：
合成时是否出现错误消息？
还是在.bit文件生成？
你使用什么综合工具？
“scl”信号没有给出相同的错误信息？
合成或.bit文件生成中是否还有其他错误消息？
在sclist报告中，'scl'和'sda'是否符合预期？
在最低级别，您是否为SimpleI2CMaster.v编写了代码？
SimpleI2CMaster.v使用2进程状态机实现。
这应该是不鼓励的，有利于单进程状态机。
在这种情况下，输出启用是组合分配的，而不是（直接）注册。
结果是输出启用的故障是不可避免的。
这是一个有问题的做法！
如果您仍然遇到问题，我建议将sda（inout）逻辑简化为错误消息消失的程度。
然后进行小的增量更改 - 一次一个 - 将sda信号返回到其预期的设计实现。
当错误消息重新出现时，您将非常清楚地知道哪个小的更改会引发错误消息。
- 鲍勃埃尔金德
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以下为原文

The error message suggests a mis-typing of a signal name somewhere in the connection chain through the code.  I did not see any glaring error.
 
Other comments:
 

• Did the error message appear at synthesis?  Or at .bit file generation?  What synthesis tool are you using?
  

• The same error message is not given for 'scl' signal?
  

• Are there any other error messages in synthesis or .bit file generation?
  

• Do 'scl' and 'sda' appear as expected in the pinlist report?
  

• At the lowest level, did you write the code for SimpleI2CMaster.v ?
  

• SimpleI2CMaster.v uses 2-process state machine implementation.  This should be discouraged, in favour of single-process state machine.  In this case, output enables are assigned combinatorially, rather than registered (directly).  The result is that glitching of output enables is unavoidable.  This is a problematic practice!
  

If you are still having trouble, I would suggest simplifying the sda (inout) logic to the point that the error message goes away.  Then make small, incremental changes -- one at a time -- to return the sda signal to its intended design implementation.  When and if the error message re-appears, you will have a very clear idea of which small change provoked the error message.
 
-- Bob Elkind
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谢谢我会试一试



以下为原文

Thanks
I will try it