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直接数字频率合成（DDS）在过去十年受到了频率合成器设计工程师极大的欢迎，它被认为是一种具有低相位噪声和优良杂散性能的灵活的频率源，基于DDS的频率合成器在许多应用中能比基于锁相环（PLL）频率合成器有显著的优势。这些优势包括亚赫兹频率控制分辨率，相位失调和输出幅度控制，以及无需基于PLL频率合成器设计所需要的外部元件。另外，作为一个基于数字的波形发生器，其频率、相位和幅度的改变可以通过一个简单的可编程端口来实现。这种能力允许DDS技术用于多种民用和军事应用中，包括那些要求复杂的多通道同步的应用，例如，雷达、声光滤波和基带上变频。
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随着ADI公司的AD9959四通道10 bit 500MHz DDS和AD9958双通道10 bit 500MHz DDS产品的推出，多通道同步设计从来没有这样容易。AD9959在一颗芯片上集成了四个完整的DDS通道*，它为频率合成器设计工程师需要四个通道的应用提供一个单片解决方案。除了单片AD9959具有四个独立的DDS通道之外，通过使用特别适合于自动同步多片AD9959的专用引脚有助于同步多片AD9959，这可以很容易地实现多个通道的同步。AD9958是与AD9959 具有相同特性和性能指标的双通道器件。图1示出AD9959产品的框图。
* 一个完整的DDS通道由数字波形发生器、数模转换器（DAC）和专用控制逻辑电路组成。如果不能展示框图，应当给出定义。 图1. AD9959 四通道DDS框图 |
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利用正交信号的单边带上变频
尽管DDS技术能提供优良的频率和相位控制特性，但为了在甚高频（UHF）或微波频段利用这些特性，还需要上变频。通常采用多种上变频方法。其中一种方法是利用PLL反馈环路中的DDS进行上变频（见图2），这种方法有受一些限制，但通过一种采用两个正交的DDS通道来抑制边带能量的设计配置（见图3）能够突破这些限制。 图2.利用PLL反馈环路的DDS进行上变频 图3.利用正交信号进行单边带上变频的框图 在图2的电路设计中，DDS的许多优势受到PLL的限制。例如，DDS的快速跳频能力受到PLL的锁定时间的限制。另外，在PLL的环路带宽内，来自DDS的任何杂散或相位噪声都被放大并且传递到PLL输出。由于这些原因，这种体系结构通常被限制在产生单音或以较低带宽传输工作的系统。 使用一个混频器级对两个DDS正交通道实现的单边带上变频的设计体系结构（图3）是一个优秀的案例，其中的两个DDS通道具有独立的相位和幅度控制，所以非常适合以较高数据速率工作的系统。利用这种方法，保持了快速跳频，从而允许更快的数据速率传输。使用混频器实现上变频信号的主要担心冗余边带的产生，因为它给滤波器设计带来困难或不能滤波。通过使用DDS发送正交信号到一个模拟正交混频器的同相（I）和正交（Q）输入端，可显著衰减冗余的边带，这样将滤波器的设计要求降至最小。 AD9959/58每个通道的频率、相位和幅度都可以被独立的控制。这种灵活性可用于校正正交信号之间由于模拟信号处理〔例如，滤波、放大或印制电路板（PCB）布线相关的不匹配〕造成的不平衡。由于所有通道共享一个公共的系统时钟，它们具有固有的同步性，从而无需以前的同步多个器件的设计要求。另外，利用单芯片解决方案，从根本上消除了存在于两个分立器件之间的温度效应。 实验室结果表明，AD9959/58器件能够实现优于-60 dBc的冗余边带抑制能力。图4中的两条曲线图示出一个25 MHz 单音信号上变频到975 MHz的结果。当采用来自AD9959的两个正交信号时，对上边带的抑制效果如曲线（b）所示。图5示出频移键控（FSK）编码数据的结果，其中曲线（a）没有采用来自AD9959的正交信号，而曲线（b）采用了。应当注意的是，当使用模拟正交混频器结构时，可能会产生本振频率的馈通。在图4和图5中没有表示出将馈通减至最小的实验结果。 图4 （a）上变频单音频谱，未采用正交信号；（b）上变频单音频谱，采用正交信号 图5 （a）上变频FSK编码数据频谱，未采用正交信号； （b）上变频FSK编码数据频谱，采用正交信号 |
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多通道DDS雷达应
早期的雷达系统传统上完全由模拟电路组成。近来，雷达设计工程师已经采用既减少成本而又增加系统功能的数字技术。DDS技术现在常见于雷达系统设计中。DDS最吸引雷达系统设计工程师的特性是精密频率控制、相位失调控制和线性调频能力。通常包含DDS器件的两种基本类型的雷达是脉冲雷达和调频连续波（FMCW）雷达。最近的研究结果表明，许多雷达系统使用多个DDS通道，这些通道要求彼此同步。这种同步的要求也包括对每个DDS器件提供适当的时钟分配。 在一些脉冲雷达中，发射元件（天线）的数量可从几个到上百个或更多。天线制作成一个阵列形式，习惯用电子的方式控制发射的雷达射束。这种天线被称为“相阵雷达”。对于阵列中每个单个的天线，都分配一个DDS 通道，并且其相位的调整是射束控制的机制。在所有何情况下的射束控制都使所有DDS通道以相同的输出频率工作，因此利用相位偏移特性完成射束控制任务。 FMCW雷达使用相阵天线比脉冲雷达更为困难。在这种配置中，射束很难控制 ，因为当发出信号线性调频信号时要求不断地改变相位差。要克服这种困难，必须在线性调频率期间对每个FMCW 信号进行相位调整。为作到这一点，需要提供一个匹配的等待时间开关以便允许频率、相位和变化幅度同时发生变化。在前面的DDS设计中，当这些参数同时变化时不能在DAC的输出端同时显现，由于其内部波形发生器的管道级延迟效应。 图6示出一个管道匹配的DAC输出和一个非管道匹配的DAC输出之间的差别，其中频率和幅度相差一半并且相位变化180°。曲线（a）清楚地示出幅度在相位之前变化，频率在相位之后变化。在曲线（b）中，管道匹配开关允许，DAC输出同时改变频率、相位和幅度。应当注意：为了更好地示出等待时间匹配的影响，曲线显示的是未经滤波的DAC输出，这就是为什么其输出呈现“阶梯”状的原因。 图6 （a）管道延迟匹配开关禁止； （b）管道延迟匹配开关允许 |
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同步多个AD9959/58器件
最近研究结果表明，50%以上的所有基于DDS的设计采用了多通道，并且几乎75%的多通道系统都要求通道之间同步。另外，几乎15%的多通道系统都需要四个以上的通道。为了支持这些需要四个以上通道的系统，AD9959/58产品包含了能够使多个AD9959/58器件相互之间自动同步的电路。 当所有器件内部时钟发生状态机的状态都相同时，就认为多个器件是同步的，从而使每个器件的SYNC_CLK输出引脚都产生相互相同的相位。多个器件同步可通过将主器件的SYNC_OUT输出引脚简单地连接到从器件的SYNC_IN输入引脚实现。通过串行端口设置bit位，可将器件配置为主器件和从器件。 图7示出一种用于同步多个AD9959/58器件的典型配置。 图7. AD9959/58多芯片同步设置框图 参看图7，来自主器件的同步脉冲发送到AD9959/58芯片外的“同步延迟平衡”电路，目的是将这个脉冲同时分配到从器件的SYNC_IN引脚。从器件从主器件采样同步脉冲并且将时钟发生状态机的当前状态和一个 “期望”值作比较。如果从器件的时钟发生状态机与期望值比较的结果正确，那么从器件就是同步的。如果从器件的时钟发生状态机和期望值不同，那么从器件就将时钟发生状态机延迟一个系统时钟周期。只要器件配置为同步，这个采样、比较、执行的过程就会连续进行。那就是说，如果从器件由于基准时钟输入暂时不稳定而不同步，一旦基准时钟达到稳定，从器件会自动重新与主器件同步。 敏锐的读者可能会考虑到，在高系统时钟速率条件下，很难在一个系统时钟周期内将同步脉冲从主器件传送到从器件。为了便于在高速率下同步，允许用户设置从器件，以期望在主器件产生同步脉冲后延后1～16个系统时钟周期。这可以通过串行接口以增量方式对从器件进行设置实现的，即设置期望产生的外部传播延迟的周期数。这种特性的另一个好处是每个从器件可设置不同的 “期望状态”，它允许在同步脉冲分配电路中有较大的容许误差。 除了自动同步方式以外，AD9959/58还提供手动同步方式，直接由用户控制。硬件和软件手动同步方式都可提供。硬件手动同步方式允许用户将器件时钟发生状态机对于在SYNC_IN引脚上检测到的每个上升沿（逻辑值 1）延迟一个系统时钟周期。在软件手动方式中，可通过串口写入一个专门的控制位（bit），使该器件时钟发生状态机延迟一个系统时钟周期。在单个系统时钟周期步长中，时钟发生状态机延迟一个系统时钟周期具有改变系统时钟和SYNC_CLK输出信号之间相位关系的作用。 |
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通道之间的隔离性能
多通道系统的一个关键指标是通道之间的隔离。没有正确的隔离，交流（AC）性能会显著变差，负面地影响性能。图8示出AD9959典型通道隔离性能的实验室结果。在四个通道上进行测量，其中一个通道产生110.3 MHz 固定频率，而其它三个通道在25 MHz～200 MHz频率范围内扫描。在110.3 MHz频率下的通道具有的功率电平与泄漏到其它通道的功率电平之差就是通道之间的隔离度。对于所有可能的情况，记录下优于-65dBc的测量结果。两通道AD9958器件在相同测试条件下其通道隔离度提高-6dBc。 图8 在500MSPS工作条件下的通道隔离，要测试的通道固定在110.3MHz，其他通道以25MHz增量进行频率扫描 其它特性 尽管本文集中于AD9959/58的多通道能力，但是重要的是应该注意到以前ADI公司DDS 产品的许多典型特性在AD9959/58中已经包含或得到提高。例如，通过用于频率、相位和幅度值的四个数据引脚和存储单元，AD9959/58产品支持2，4，8或16级FSK，PSK或ASK调制。雷达应用可利用该器件以可设置的速率和步长线性地扫描频率、相位或幅度的能力。芯片内还包括一个可编程的基准时钟倍频器，能接受10 MHz～125 MHz范围内的单端或差分输入，以便提供500 MHz 速率的最大系统时钟。SPI兼容的串行可编程口工作频率达到200 MHz。为了进一步提高编程速度，这个端口还可进行配置，以便每串行时钟周期接受2 bit或4 bit 数据。最后，四个DAC都可设置以获得独有的满量程电流。 |
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结论
AD9959/58器件现在可大批量提供，采用小型的7 mm×7 mm 56引脚LFCSP封装。其评估系统可通过一个USB端口连接到一台个人计算机（PC），为评估AD9959/58产品构成一个用户友好的平台。该评估系统包括一块硬件评估板和一个基于Windows的软件包，使用户能够非常快速和准确地设置器件，而无须串口协议或寄存器等级定义方面的详细知识。 作者：David Brandon，应用工程师，ADI公司；John Kornblum，设计工程师，ADI公司 |
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只有小组成员才能发言，加入小组>>
4650个成员聚集在这个小组
加入小组17626.6标准中关于CDN的疑问？以及实际钳注入测试中是否需要对AE和EUT同时接CDN？
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