内存读写错误

大家好，
我使用FPGA（Spartan-6 LX9，TQFP-144）和DRAM内存在小板上工作。
FPGA IO连接到DRAM并使用我自己的VHDL内存控制器（TQFP中的LX9没有自己的MCB）。
内存使用96 MHz时钟。
其余IO（40）在此处用作输入。
当我在设计中使用所有40个引脚时（无论如何），内存读写包含错误。
问题是时钟的抖动，因为我可以通过在DCM向导中设置“最小化输出抖动”来避免这种情况。
但我不明白问题出在哪里。
为什么利用所有IO（作为输入）会导致时钟问题。
当我注释掉4或5个IO时，内存写入很好。
我使用带反馈的DCM（从CLKFB_OUT到CLKFB_IN）。
问题是什么，FPGA的设计大小？
因为当使用所有IOS时，设计分布在整个芯片上（因为芯片边界处的IOS）。
但FPGA利用率约为15％。
我可以通过使用更多的DCM来避免这种情况吗？
或者当我使用所有IOS时，在FPGA中稳定时钟的最佳方法是什么？
我认为去耦很好（根据数据表）。
谢谢你的任何想法。
Ondra



以下为原文

Hello all,

Iam working on small board with FPGA (Spartan-6 LX9, TQFP-144) and DRAM memory. The FPGA IOs are connected to the DRAM and uses my own memory controller in VHDL (LX9 in TQFP has not own MCB). The memory use 96 MHz clock. The rest of IOs (40) are used as inputs here.

When i use all 40 pins in the design (for whatever) the memory reads and writes contains errors. The problem is Jitter of the clock i thing, because i can avoid this by setting "Minimize output Jitter" in DCM wizard. But i do not understand where the problem is. Why utilization of all IOs (as inputs) causes the Clocking problems. When i comment out 4 or 5 IOs, the memory writes are fine. I use DCM with feedback (from CLKFB_OUT to CLKFB_IN).

What is the problem, the size of design in FPGA? Because when all IOS are used, the design is spread over whole die (because of IOS at die boundaries). But FPGA utilization is about 15%.

Can i avoid this by using more DCMs for example? Or what is the best way to stabilize Clock in FPGA when i use all IOS? I think the decoupling is good (according to datasheet).

Thank you for any ideas.

Ondra