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我一直在尝试设计一个简单的减法例程的16位数据路径。用一个8位的数据路径很简单,但不知怎的我不知道如何构建一个16位的数据通路。我想问题是Verilog模块的状态寄存器信号表明计算已经完成。这里有人能看出来并找出确切的问题吗?我在捆这捆。我会很感激你的回应。
Testl 1yDATAPATHY1.CYWRK.SARVEV06ZIP 241.3 K 以上来自于百度翻译 以下为原文 I have been trying to design a 16 bit Datapath for simple subtraction routine. It was pretty simple with an 8 bit datapath but somehow I can not figure out how to build a 16 bit one. I guess the problem is with status register signals from the Verilog module that indicate that calculation has been completed. Can someone here look at it and identify the exact problem? I am attaching the bundle. I will be grateful for a response. |
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗?
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