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嗨,
在阅读了大量文件和无数次尝试之后,我不得不向你寻求指导。 我有一个安装了Spartan XCS1400A FPGA的ZESTET1以太网板。 该板具有1 Gbps以太网接口和TCP-IP卸载引擎。 我的主要目标是将该板与模拟器件AD9229 ADC接口,ADC具有串行LVDS接口,传输速率为480 Mbps。 生成DDR数据时钟和帧时钟用于数据捕获。 ZESTET1板运行频率为125 MHz,但ADC的数据时钟为240 MHz,因此我无法实时获取数据并通过以太网卡流式传输。 我尝试使用FIFO,但我失败了。 Seriosuly我创造了一个巨大的群众。 任何想法和指导都表示赞赏。 谢谢你的时间。 AD9229数据表 ZestET1 Example5.rar 2152 KB 以上来自于谷歌翻译 以下为原文 Hi, After reading lots of documents and countless tries I had to ask for your guidance. I have a ZESTET1 Ethernet board with Spartan XCS1400A FPGA installed. This board has 1 Gbps ethernet interface and a TCP-IP offload engine. My main goal is to interface this board with Analog devices AD9229 ADC, ADC has serial LVDS interface and a transfer rate of 480 Mbps. A DDR data clock and frame clock is generated for data capturing. ZESTET1 board runs at 125 MHz, but the data clock of ADC is 240 MHz so I am having trouble acquiring data and streaming it through ethernet card in real time. I tried using FIFO but I failed. Seriosuly I created a big mass. Any ideas and guidance are appreciated. Thanks for your time. AD9229 Datasheet ZestET1 Example5.rar 2152 KB |
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7个回答
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谢谢你的快速回复,
我也在考虑使用UDP作为协议。 从fifo读出来的意思是什么意思; 使用独立的读写时钟进行fifo设计? 因为我是一个没有经验的用户; 使用多个时钟频率让我非常困惑。 我可以将最多64 KB的数据写入以太网传出的fifo(这是卸载引擎中的fifo,我无法控制它)。 以上来自于谷歌翻译 以下为原文 Thanks for quick reply, I am also considering to use UDP as protocol. Does reading out in burst from fifo mean; using independent read and write clocks for fifo design? Because I am an inexperienced user; using more than one clock rate makes me seriosuly confused. I can write maximum of 64 Kbytes data to ethernet outgoing fifo (this is the fifo in offload engine, I have no control over it). |
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“从fifo读出来的意思是什么意思;为fifo设计使用独立的读写时钟?”是的。
您将需要一个“数据”时钟域和一个单独的“以太网”时钟域,并且FIFO充当它们之间的桥梁。 一个标准的良好设计实践。对于多个时钟域的谨慎是令人耳目一新的 - 并且与其他一些新手海报完全不同...... ------------------------------------------“如果它不起作用 模拟,它不会在板上工作。“ 以上来自于谷歌翻译 以下为原文 "Does reading out in burst from fifo mean; using independent read and write clocks for fifo design?" Yes. You will need a "data" clock domain, and a separate "Ethernet" clock domain, and the FIFO acts as the bridge between them. A standard good design practice. Your caution regarding multiple clock domains is refreshingly sensible - and quite unlike some other newbie posters... ------------------------------------------ "If it don't work in simulation, it won't work on the board." |
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你好,我们又见面了,
我用ISim模拟了一个FWFT FIFO,但我很确定出现了问题。 我的目的是通过检查波形来理解fifo的行为,但下面附带的波形没有意义。 我认为fifo表现不对:D fifo_test.wcfg 4 KB 以上来自于谷歌翻译 以下为原文 Hi again, I have simulated a FWFT FIFO with ISim but I am pretty sure that something is wrong. My intention is to understand the behaviour of the fifo by inspecting the waveforms but the waveforms attached below does not make sense. I think fifo behaves wrong :D fifo_test.wcfg 4 KB |
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FIFO起始'Full'确实看起来很奇怪。
有没有警告信息? (我从未使用过ISIM,所以我不确切知道它们会出现在哪里)。还有,您使用的是结构模拟模型吗? ------------------------------------------“如果它不起作用 模拟,它不会在板上工作。“ 以上来自于谷歌翻译 以下为原文 The FIFO starting 'Full' does look odd. Are there any warning messages? (I have never used ISIM, so I don't know exactly where they would appear). Also, are you using the Structural simulation model for the FIFO? ------------------------------------------ "If it don't work in simulation, it won't work on the board." |
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我假设这是一个异步FIFO。
如果是,则FULL标志的默认重置值为1。 您可以更改Coregen中的FULL重置值。 请检查下面的FIFO Generator UG中的“Reset Behavior”章节(顺便说一下,下载Xilinx Document Navigator来管理所有HW / SW / IP文档) http://www.xilinx.com/support/documentation/ip_documentation/fifo_generator/v8_2/fifo_generator_ug175.pdf rcingham写道:启动'Full'的FIFO确实看起来很奇怪。 有没有警告信息? (我从未使用过ISIM,所以我不确切知道它们会出现在哪里)。还有,您使用的是结构模拟模型吗? 干杯,吉姆 以上来自于谷歌翻译 以下为原文 I assume this is an asynchronous FIFO. If yes, the default reset value of the FULL flag is one. You can change the FULL reset value in Coregen. Please check the "Reset Behavior" chapter in the FIFO Generator UG below (By the way, download Xilinx Document Navigator to manage all HW/SW/IP docs) http://www.xilinx.com/support/documentation/ip_documentation/fifo_generator/v8_2/fifo_generator_ug175.pdf rcingham wrote: Cheers, Jim |
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非常感谢您的宝贵意见,而文档导航器似乎非常有用。
我会尝试解决我的问题,但遗憾的是,在接下来的几天里我会给你带来更多麻烦:D 以上来自于谷歌翻译 以下为原文 Thanks a lot for your both valuable comments, and document navigator seems to be seriously useful. I will try work out my problems, but unfortunately it looks like I will be giving you more trouble in following days :D |
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jimwu写道:
我假设这是一个异步FIFO。 如果是,则FULL标志的默认重置值为1。 您可以更改Coregen中的FULL重置值。 [剪断] 天哪! 我以前真的没有注意到。 在我最新的Async FIFO的XCO文件中,它说: CSET full_flags_reset_value = 0 所以,我可能只是本能地检查相关的方框...... ------------------------------------------“如果它不起作用 模拟,它不会在板上工作。“ 以上来自于谷歌翻译 以下为原文 jimwu wrote:Gosh! I really hadn't noticed that before. And in the XCO file for my latest Async FIFO, it says: CSET full_flags_reset_value=0 So, I probably just check the relevant box by instinct... ------------------------------------------ "If it don't work in simulation, it won't work on the board." |
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只有小组成员才能发言,加入小组>>
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